JPH10320268A - メモリ実装判別回路およびこれを用いたメモリコントロール回路 - Google Patents
メモリ実装判別回路およびこれを用いたメモリコントロール回路Info
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- JPH10320268A JPH10320268A JP9128836A JP12883697A JPH10320268A JP H10320268 A JPH10320268 A JP H10320268A JP 9128836 A JP9128836 A JP 9128836A JP 12883697 A JP12883697 A JP 12883697A JP H10320268 A JPH10320268 A JP H10320268A
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Abstract
(57)【要約】
【課題】 メモリコントロール回路に接続されているメ
モリ素子の個数を検出することができるメモリ実装判別
回路を提供する。 【解決手段】 信号ＰＵがハイレベルのときにのみメモ
リコントロール回路１００のデータ入力端子１２３をプ
ルアップするＭＯＳトランジスタ１１８と、信号ＰＤが
ハイレベルのときにのみデータ入力端子１２３をプルダ
ウンするＭＯＳトランジスタ１１９と、信号ＰＵ，ＰＤ
をそれぞれＭＯＳトランジスタ１１８，１１９に供給す
るとともに、信号ＰＵがハイレベルで且つ信号ＰＤがロ
ーレベルのときのデータ入力端子の信号レベルと信号Ｐ
Ｕがローレベルで且つ信号ＰＤがハイレベルのときのデ
ータ入力端子の信号レベルとを比較し、これらの信号レ
ベルが一致するときはメモリコントロール回路１００と
メモリ素子１４０，１５０とが接続されていると判断す
る判別部１１７とを備える。
モリ素子の個数を検出することができるメモリ実装判別
回路を提供する。 【解決手段】 信号ＰＵがハイレベルのときにのみメモ
リコントロール回路１００のデータ入力端子１２３をプ
ルアップするＭＯＳトランジスタ１１８と、信号ＰＤが
ハイレベルのときにのみデータ入力端子１２３をプルダ
ウンするＭＯＳトランジスタ１１９と、信号ＰＵ，ＰＤ
をそれぞれＭＯＳトランジスタ１１８，１１９に供給す
るとともに、信号ＰＵがハイレベルで且つ信号ＰＤがロ
ーレベルのときのデータ入力端子の信号レベルと信号Ｐ
Ｕがローレベルで且つ信号ＰＤがハイレベルのときのデ
ータ入力端子の信号レベルとを比較し、これらの信号レ
ベルが一致するときはメモリコントロール回路１００と
メモリ素子１４０，１５０とが接続されていると判断す
る判別部１１７とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリコントロ
ール回路とメモリ装置とが接続されているか否かを判断
するメモリ実装判別回路およびこれを用いたメモリコン
トロール回路に関するものである。
ール回路とメモリ装置とが接続されているか否かを判断
するメモリ実装判別回路およびこれを用いたメモリコン
トロール回路に関するものである。
【０００２】
【従来の技術】従来より、半導体メモリ素子等の動作を
制御する回路として、メモリコントロール回路が知られ
ている。このメモリコントロール回路によれば、例えば
ＭＣＵ(Micro Controller Unit )等の外部回路から入力
された信号に基づいて半導体メモリ素子等に対するデー
タの書き込み・読み出し等を行うことができる。
制御する回路として、メモリコントロール回路が知られ
ている。このメモリコントロール回路によれば、例えば
ＭＣＵ(Micro Controller Unit )等の外部回路から入力
された信号に基づいて半導体メモリ素子等に対するデー
タの書き込み・読み出し等を行うことができる。
【０００３】また、かかるメモリコントロール回路とし
て、複数の半導体メモリ素子等を接続し、データの書き
込み・読み出し等を行う半導体メモリ素子を外部回路か
らの入力信号に基づいて適宜選択するものが、従来より
知られている。
て、複数の半導体メモリ素子等を接続し、データの書き
込み・読み出し等を行う半導体メモリ素子を外部回路か
らの入力信号に基づいて適宜選択するものが、従来より
知られている。
【０００４】
【発明が解決しようとする課題】図７は、従来のメモリ
コントロール回路の一構成例を概略的に示すブロック図
である。
コントロール回路の一構成例を概略的に示すブロック図
である。
【０００５】同図に示したメモリコントロール回路７０
０において、アドレス発生部７１１は、外部回路７３０
から外部制御端子７２１を介して入力された外部制御信
号ＳC に基づいてアドレス信号ＡＤ（半導体メモリ素子
７４０，７５０の書き込みアドレスおよび読み出しアド
レスを示す信号）を生成し、アドレス端子７２２を介し
て半導体メモリ素子７４０，７５０に出力する。
０において、アドレス発生部７１１は、外部回路７３０
から外部制御端子７２１を介して入力された外部制御信
号ＳC に基づいてアドレス信号ＡＤ（半導体メモリ素子
７４０，７５０の書き込みアドレスおよび読み出しアド
レスを示す信号）を生成し、アドレス端子７２２を介し
て半導体メモリ素子７４０，７５０に出力する。
【０００６】また、データ入出力部７１２は、半導体メ
モリ素子７４０，７５０にデータを書き込む場合には、
外部回路７３０から外部制御端子７２１を介して入力さ
れたデータ信号Ｄを、出力バッファ７１４およびデータ
端子７２３を介して出力する。一方、半導体メモリ素子
７４０，７５０からデータを読み出す場合には、かかる
半導体メモリ素子７４０，７５０からデータ端子７２３
および入力バッファ７１３を介して入力されたデータ信
号Ｄを、外部制御端子７２１を介して外部回路７３０に
出力する。ここで、出力バッファ７１４は、データ入出
力部７１２から出力される制御信号ＳD により、半導体
メモリ素子７４０，７５０に対するデータ書き込み時に
はローインピーダンスに設定され、データ読み出し時に
はハイインピーダンスに設定される。
モリ素子７４０，７５０にデータを書き込む場合には、
外部回路７３０から外部制御端子７２１を介して入力さ
れたデータ信号Ｄを、出力バッファ７１４およびデータ
端子７２３を介して出力する。一方、半導体メモリ素子
７４０，７５０からデータを読み出す場合には、かかる
半導体メモリ素子７４０，７５０からデータ端子７２３
および入力バッファ７１３を介して入力されたデータ信
号Ｄを、外部制御端子７２１を介して外部回路７３０に
出力する。ここで、出力バッファ７１４は、データ入出
力部７１２から出力される制御信号ＳD により、半導体
メモリ素子７４０，７５０に対するデータ書き込み時に
はローインピーダンスに設定され、データ読み出し時に
はハイインピーダンスに設定される。
【０００７】チップセレクト発生部７１５は、外部回路
７３０から外部制御端子７２１を介して入力された外部
制御信号ＳC に基づいてチップセレクト信号／ＣＳ1 ，
／ＣＳ2 を生成し、チップセレクト端子７２４，７２５
を介して半導体メモリ素子７４０，７５０に出力する。
７３０から外部制御端子７２１を介して入力された外部
制御信号ＳC に基づいてチップセレクト信号／ＣＳ1 ，
／ＣＳ2 を生成し、チップセレクト端子７２４，７２５
を介して半導体メモリ素子７４０，７５０に出力する。
【０００８】制御信号発生部７１６は、外部回路７３０
から外部制御端子７２１を介して入力された外部制御信
号ＳC に基づいてライトイネーブル信号／ＷＥ等の制御
信号を生成し、制御信号端子７２６を介して半導体メモ
リ素子７４０，７５０に出力する。
から外部制御端子７２１を介して入力された外部制御信
号ＳC に基づいてライトイネーブル信号／ＷＥ等の制御
信号を生成し、制御信号端子７２６を介して半導体メモ
リ素子７４０，７５０に出力する。
【０００９】このような構成のメモリコントロール回路
７００によれば、１個のメモリコントロール回路７００
で複数の半導体メモリ素子の読み出し・書き込みを制御
することができる。
７００によれば、１個のメモリコントロール回路７００
で複数の半導体メモリ素子の読み出し・書き込みを制御
することができる。
【００１０】ここで、かかるメモリコントロール回路７
００で制御する半導体メモリ素子の個数は、このメモリ
コントロール回路７００等が搭載される電子機器に要求
されるメモリ容量等に応じて決定される。従って、メモ
リコントロール回路７００は、制御する半導体メモリ素
子の個数を用途に応じて適宜選択することができるよう
に構成することが望ましい。
００で制御する半導体メモリ素子の個数は、このメモリ
コントロール回路７００等が搭載される電子機器に要求
されるメモリ容量等に応じて決定される。従って、メモ
リコントロール回路７００は、制御する半導体メモリ素
子の個数を用途に応じて適宜選択することができるよう
に構成することが望ましい。
【００１１】このように半導体メモリ素子の使用個数を
適宜選択できるようにするためには、半導体メモリ素子
の実装個数または総記憶容量をメモリコントロール回路
等に認識させる技術が必要となる。かかる技術として
は、従来、以下のようなものが知られていた。
適宜選択できるようにするためには、半導体メモリ素子
の実装個数または総記憶容量をメモリコントロール回路
等に認識させる技術が必要となる。かかる技術として
は、従来、以下のようなものが知られていた。
【００１２】第１に、例えばメモリコントロール回路７
００のチップセレクト発生部７１５等に半導体メモリ素
子の実装個数或いは総記憶容量を設定するための内部回
路を設け、この内部回路に接続された複数の端子を用い
た端子設定によって、実装個数或いは総記憶容量を設定
する技術が、従来知られている。例えば、半導体メモリ
素子を１個のみ使用する場合には複数の端子のうち第０
ビットの端子のみを電源ラインに接続して他の端子はグ
ランドラインに接続することとし、半導体メモリ素子を
２個使用する場合には第１ビットの端子のみを電源ライ
ンに接続して他の端子はグランドラインに接続すること
とし、また、半導体メモリ素子を３個使用する場合には
第０ビットの端子および第１ビットの端子を電源ライン
に接続して他の端子はグランドラインに接続することと
すればよい。
００のチップセレクト発生部７１５等に半導体メモリ素
子の実装個数或いは総記憶容量を設定するための内部回
路を設け、この内部回路に接続された複数の端子を用い
た端子設定によって、実装個数或いは総記憶容量を設定
する技術が、従来知られている。例えば、半導体メモリ
素子を１個のみ使用する場合には複数の端子のうち第０
ビットの端子のみを電源ラインに接続して他の端子はグ
ランドラインに接続することとし、半導体メモリ素子を
２個使用する場合には第１ビットの端子のみを電源ライ
ンに接続して他の端子はグランドラインに接続すること
とし、また、半導体メモリ素子を３個使用する場合には
第０ビットの端子および第１ビットの端子を電源ライン
に接続して他の端子はグランドラインに接続することと
すればよい。
【００１３】第２に、半導体メモリ素子に所定のデータ
を書き込んだ後でそのデータを読み出し、書き込みデー
タと読み出しデータとが一致するか否かによって、半導
体メモリ素子の実装個数を判断する技術も、従来知られ
ている。すなわち、図７に示したように２個の半導体メ
モリ素子を接続することができるメモリコントロール回
路７００の場合であれば、一方の半導体メモリ素子７４
０をチップセレクト信号／ＣＳ1 で選択した状態でデー
タの書き込みおよび読み出しを行い、さらに、他方の半
導体メモリ素子７５０をチップセレクト信号／ＣＳ2 で
選択した状態でデータの書き込みおよび読み出しを行
う。そして、半導体メモリ素子７４０，７５０の一方の
みについて書き込みデータと読み出しデータとが一致す
る場合には半導体メモリ素子の使用数を１個と判断し、
半導体メモリ素子７４０，７５０ともに書き込みデータ
と読み出しデータとが一致する場合には半導体メモリ素
子の使用数を２個と判断する。
を書き込んだ後でそのデータを読み出し、書き込みデー
タと読み出しデータとが一致するか否かによって、半導
体メモリ素子の実装個数を判断する技術も、従来知られ
ている。すなわち、図７に示したように２個の半導体メ
モリ素子を接続することができるメモリコントロール回
路７００の場合であれば、一方の半導体メモリ素子７４
０をチップセレクト信号／ＣＳ1 で選択した状態でデー
タの書き込みおよび読み出しを行い、さらに、他方の半
導体メモリ素子７５０をチップセレクト信号／ＣＳ2 で
選択した状態でデータの書き込みおよび読み出しを行
う。そして、半導体メモリ素子７４０，７５０の一方の
みについて書き込みデータと読み出しデータとが一致す
る場合には半導体メモリ素子の使用数を１個と判断し、
半導体メモリ素子７４０，７５０ともに書き込みデータ
と読み出しデータとが一致する場合には半導体メモリ素
子の使用数を２個と判断する。
【００１４】しかしながら、上述の第１の技術には、組
立工程において端子設定を行わなければならないので、
その分だけ工程数が増大してしまい、製造コストが上昇
する原因となってしまうという欠点があった。さらに、
この技術には、半導体メモリ素子の使用数の選択範囲を
広くしようとするほど端子数が多くなってしまうので、
全体として回路規模が増大してしまうという欠点もあっ
た。
立工程において端子設定を行わなければならないので、
その分だけ工程数が増大してしまい、製造コストが上昇
する原因となってしまうという欠点があった。さらに、
この技術には、半導体メモリ素子の使用数の選択範囲を
広くしようとするほど端子数が多くなってしまうので、
全体として回路規模が増大してしまうという欠点もあっ
た。
【００１５】また、上述の第２の技術は、半導体メモリ
素子の使用数を自動的に判断することができるので工程
数が増大することはないものの、半導体メモリ素子に最
初にデータの書き込みを行う必要があるため、ＲＯＭ(R
ead Only Memory)やＥＥＰＲＯＭ(Electrically Erasab
le Programmable Read Only Memory )等の不揮発性メモ
リには適用することができないという欠点があった。
素子の使用数を自動的に判断することができるので工程
数が増大することはないものの、半導体メモリ素子に最
初にデータの書き込みを行う必要があるため、ＲＯＭ(R
ead Only Memory)やＥＥＰＲＯＭ(Electrically Erasab
le Programmable Read Only Memory )等の不揮発性メモ
リには適用することができないという欠点があった。
【００１６】このため、メモリコントロール回路に接続
されている半導体メモリ素子の個数を簡単な構成で検出
することができ、且つ、不揮発性のメモリ装置にも適用
することができるメモリ実装判別回路の登場が嘱望され
ていた。
されている半導体メモリ素子の個数を簡単な構成で検出
することができ、且つ、不揮発性のメモリ装置にも適用
することができるメモリ実装判別回路の登場が嘱望され
ていた。
【００１７】
（１）第１の発明に係るメモリ実装判別回路は、メモリ
コントロール回路に接続されているメモリ装置の個数を
判断するメモリ実装判別回路に関するものである。
コントロール回路に接続されているメモリ装置の個数を
判断するメモリ実装判別回路に関するものである。
【００１８】そして、プルアップ制御信号がオンレベル
のときにのみメモリコントロール回路のデータ入力端子
をプルアップするプルアップ手段と、プルダウン制御信
号がオンレベルのときにのみデータ入力端子をプルダウ
ンするプルダウン手段と、プルアップ制御信号およびプ
ルダウン制御信号をそれぞれプルアップ手段およびプル
ダウン手段に供給するとともに、プルアップ制御信号が
オンレベルで且つプルダウン制御信号がオフレベルのと
きのデータ入力端子の信号レベルとプルアップ制御信号
がオフレベルで且つプルダウン制御信号がオンレベルの
ときのデータ入力端子の信号レベルとを比較し、これら
の信号レベルが一致するときはメモリコントロール回路
とメモリ装置とが接続されていると判断する判断手段と
を備えたことを特徴とする。
のときにのみメモリコントロール回路のデータ入力端子
をプルアップするプルアップ手段と、プルダウン制御信
号がオンレベルのときにのみデータ入力端子をプルダウ
ンするプルダウン手段と、プルアップ制御信号およびプ
ルダウン制御信号をそれぞれプルアップ手段およびプル
ダウン手段に供給するとともに、プルアップ制御信号が
オンレベルで且つプルダウン制御信号がオフレベルのと
きのデータ入力端子の信号レベルとプルアップ制御信号
がオフレベルで且つプルダウン制御信号がオンレベルの
ときのデータ入力端子の信号レベルとを比較し、これら
の信号レベルが一致するときはメモリコントロール回路
とメモリ装置とが接続されていると判断する判断手段と
を備えたことを特徴とする。
【００１９】このような構成によれば、メモリコントロ
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
【００２０】（２）第２の発明に係るメモリ実装判別回
路は、プルダウンまたはプルアップの一方を行うための
抵抗素子をデータ入力端子に接続して使用されるメモリ
コントロール回路に対するメモリ装置の接続個数を判断
するメモリ実装判別回路に関するものである。
路は、プルダウンまたはプルアップの一方を行うための
抵抗素子をデータ入力端子に接続して使用されるメモリ
コントロール回路に対するメモリ装置の接続個数を判断
するメモリ実装判別回路に関するものである。
【００２１】そして、制御信号がオンレベルのときにの
みメモリコントロール回路のデータ入力端子に対してプ
ルアップまたはプルダウンの他方を行う電圧供給手段
と、制御信号を電圧供給手段に供給するとともに、この
制御信号がオンレベルのときのデータ入力端子の信号レ
ベルと制御信号がオフレベルのときのデータ入力端子の
信号レベルとを比較し、これらの信号レベルが一致する
ときはメモリコントロール回路とメモリ装置とが接続さ
れていると判断する判断手段とを備えたことを特徴とす
る。
みメモリコントロール回路のデータ入力端子に対してプ
ルアップまたはプルダウンの他方を行う電圧供給手段
と、制御信号を電圧供給手段に供給するとともに、この
制御信号がオンレベルのときのデータ入力端子の信号レ
ベルと制御信号がオフレベルのときのデータ入力端子の
信号レベルとを比較し、これらの信号レベルが一致する
ときはメモリコントロール回路とメモリ装置とが接続さ
れていると判断する判断手段とを備えたことを特徴とす
る。
【００２２】このような構成によれば、メモリコントロ
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
【００２３】（３）第３の発明に係るメモリコントロー
ル回路は、外部のメモリ装置から入力されたデータ信号
を外部回路に出力するデータ出力部と、複数個のメモリ
装置から一個のメモリ装置を選択するための信号を生成
するチップセレクト発生部と、メモリ装置にデータ信号
を出力させるための各制御信号を生成する制御部とを少
なくとも有するメモリコントロール回路に関するもので
ある。
ル回路は、外部のメモリ装置から入力されたデータ信号
を外部回路に出力するデータ出力部と、複数個のメモリ
装置から一個のメモリ装置を選択するための信号を生成
するチップセレクト発生部と、メモリ装置にデータ信号
を出力させるための各制御信号を生成する制御部とを少
なくとも有するメモリコントロール回路に関するもので
ある。
【００２４】そして、プルアップ制御信号がオンレベル
のときにのみメモリコントロール回路のデータ入力端子
をプルアップするプルアップ手段と、プルダウン制御信
号がオンレベルのときにのみデータ入力端子をプルダウ
ンするプルダウン手段と、プルアップ制御信号およびプ
ルダウン制御信号をそれぞれプルアップ手段およびプル
ダウン手段に供給するとともに、プルアップ制御信号が
オンレベルで且つプルダウン制御信号がオフレベルのと
きのデータ入力端子の信号レベルとプルアップ制御信号
がオフレベルで且つプルダウン制御信号がオンレベルの
ときのデータ入力端子の信号レベルとを比較し、これら
の信号レベルが一致するときはメモリコントロール回路
とメモリ装置とが接続されていると判断する判断手段と
を備えたメモリ実装判別回路をさらに有することを特徴
とする。
のときにのみメモリコントロール回路のデータ入力端子
をプルアップするプルアップ手段と、プルダウン制御信
号がオンレベルのときにのみデータ入力端子をプルダウ
ンするプルダウン手段と、プルアップ制御信号およびプ
ルダウン制御信号をそれぞれプルアップ手段およびプル
ダウン手段に供給するとともに、プルアップ制御信号が
オンレベルで且つプルダウン制御信号がオフレベルのと
きのデータ入力端子の信号レベルとプルアップ制御信号
がオフレベルで且つプルダウン制御信号がオンレベルの
ときのデータ入力端子の信号レベルとを比較し、これら
の信号レベルが一致するときはメモリコントロール回路
とメモリ装置とが接続されていると判断する判断手段と
を備えたメモリ実装判別回路をさらに有することを特徴
とする。
【００２５】このような構成によれば、メモリコントロ
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
【００２６】（４）第４の発明に係るメモリコントロー
ル回路は、外部のメモリ装置から入力されたデータ信号
を外部回路に出力するデータ出力部と、複数個のメモリ
装置から一個のメモリ装置を選択するための信号を生成
するチップセレクト発生部と、メモリ装置にデータ信号
を出力させるための各制御信号を生成する制御部とを少
なくとも有し、プルダウンまたはプルアップの一方を行
うための抵抗素子をデータ入力端子に接続して使用され
るメモリコントロール回路に関するものである。
ル回路は、外部のメモリ装置から入力されたデータ信号
を外部回路に出力するデータ出力部と、複数個のメモリ
装置から一個のメモリ装置を選択するための信号を生成
するチップセレクト発生部と、メモリ装置にデータ信号
を出力させるための各制御信号を生成する制御部とを少
なくとも有し、プルダウンまたはプルアップの一方を行
うための抵抗素子をデータ入力端子に接続して使用され
るメモリコントロール回路に関するものである。
【００２７】そして、制御信号がオンレベルのときにの
みメモリコントロール回路のデータ入力端子に対してプ
ルアップまたはプルダウンの他方を行う電圧供給手段
と、制御信号を電圧供給手段に供給するとともに、この
制御信号がオンレベルのときのデータ入力端子の信号レ
ベルと制御信号がオフレベルのときのデータ入力端子の
信号レベルとを比較し、これらの信号レベルが一致する
ときはメモリコントロール回路とメモリ装置とが接続さ
れていると判断する判断手段とを備えたメモリ実装判別
回路をさらに有することを特徴とする。
みメモリコントロール回路のデータ入力端子に対してプ
ルアップまたはプルダウンの他方を行う電圧供給手段
と、制御信号を電圧供給手段に供給するとともに、この
制御信号がオンレベルのときのデータ入力端子の信号レ
ベルと制御信号がオフレベルのときのデータ入力端子の
信号レベルとを比較し、これらの信号レベルが一致する
ときはメモリコントロール回路とメモリ装置とが接続さ
れていると判断する判断手段とを備えたメモリ実装判別
回路をさらに有することを特徴とする。
【００２８】このような構成によれば、メモリコントロ
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
ール回路にメモリ装置が接続されているか否かをチェッ
クすることにより、このメモリ装置の実装個数を自動的
に判別することができる。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００３０】第１の実施の形態 以下、この発明の第１の実施の形態について、２個の半
導体メモリ素子を接続することができるメモリコントロ
ール回路に適用する場合を例に採って、図１および図２
を用いて説明する。
導体メモリ素子を接続することができるメモリコントロ
ール回路に適用する場合を例に採って、図１および図２
を用いて説明する。
【００３１】図１は、この実施の形態に係るメモリコン
トロール回路の構成を説明するためのブロック図であ
る。
トロール回路の構成を説明するためのブロック図であ
る。
【００３２】同図に示したメモリコントロール回路１０
０において、アドレス発生部１１１は、信号入力側が外
部制御端子１２１を介して外部回路（例えばＭＣＵ等が
使用される）１３０から外部制御信号ＳC を入力する。
そして、この外部制御信号ＳC に基づいて半導体メモリ
素子１４０，１５０のアドレス信号ＡＤ（書き込みアド
レス或いは読み出しアドレスを示す信号）を生成し、ア
ドレス端子１２２を介して半導体メモリ素子１４０，１
５０に送る。
０において、アドレス発生部１１１は、信号入力側が外
部制御端子１２１を介して外部回路（例えばＭＣＵ等が
使用される）１３０から外部制御信号ＳC を入力する。
そして、この外部制御信号ＳC に基づいて半導体メモリ
素子１４０，１５０のアドレス信号ＡＤ（書き込みアド
レス或いは読み出しアドレスを示す信号）を生成し、ア
ドレス端子１２２を介して半導体メモリ素子１４０，１
５０に送る。
【００３３】データ入出力部１１２は、半導体メモリ素
子１４０，１５０に対するデータＤの読み出しおよび書
き込みの際に、データＤの転送を行う。半導体メモリ素
子１４０，１５０からのデータＤの読み出しの際には、
外部回路１３０から入力された外部制御信号ＳC に基づ
いて、半導体メモリ素子１４０，１５０から読み出され
たデータＤをデータ端子１２３および入力バッファ１１
３を介して取り込み、外部制御端子１２１を介して外部
回路１３０に送る。一方、半導体メモリ素子１４０，１
５０に対するデータＤの書き込みの際には、外部回路１
３０から入力された外部制御信号ＳC に基づいて、外部
制御端子１２１を介して外部回路１３０から入力したデ
ータＤを出力バッファ１１４を介して半導体メモリ素子
１４０，１５０に送る。なお、出力バッファ１１４は、
このデータ入出力部１１２から出力される制御信号ＳD
により、半導体メモリ素子１４０，１５０の読み出しを
行う際にはハイインピーダンス状態に設定され、半導体
メモリ素子１４０，１５０に対する書き込みを行う際に
はローインピーダンス状態に設定される。
子１４０，１５０に対するデータＤの読み出しおよび書
き込みの際に、データＤの転送を行う。半導体メモリ素
子１４０，１５０からのデータＤの読み出しの際には、
外部回路１３０から入力された外部制御信号ＳC に基づ
いて、半導体メモリ素子１４０，１５０から読み出され
たデータＤをデータ端子１２３および入力バッファ１１
３を介して取り込み、外部制御端子１２１を介して外部
回路１３０に送る。一方、半導体メモリ素子１４０，１
５０に対するデータＤの書き込みの際には、外部回路１
３０から入力された外部制御信号ＳC に基づいて、外部
制御端子１２１を介して外部回路１３０から入力したデ
ータＤを出力バッファ１１４を介して半導体メモリ素子
１４０，１５０に送る。なお、出力バッファ１１４は、
このデータ入出力部１１２から出力される制御信号ＳD
により、半導体メモリ素子１４０，１５０の読み出しを
行う際にはハイインピーダンス状態に設定され、半導体
メモリ素子１４０，１５０に対する書き込みを行う際に
はローインピーダンス状態に設定される。
【００３４】チップセレクト発生部１１５は、外部回路
１３０から外部制御端子１２１を介して入力された外部
制御信号ＳC に基づいて、チップセレクト信号／Ｃ
Ｓ1 ，／ＣＳ2 を生成し、チップセレクト端子１２４，
１２５を介して半導体メモリ素子１４０，１５０に出力
する。
１３０から外部制御端子１２１を介して入力された外部
制御信号ＳC に基づいて、チップセレクト信号／Ｃ
Ｓ1 ，／ＣＳ2 を生成し、チップセレクト端子１２４，
１２５を介して半導体メモリ素子１４０，１５０に出力
する。
【００３５】制御信号発生部１１６は、外部回路１３０
から入力された外部制御信号ＳC に基づいてライトイネ
ーブル信号／ＷＥを生成し、半導体メモリ素子１４０，
１５０に出力する。
から入力された外部制御信号ＳC に基づいてライトイネ
ーブル信号／ＷＥを生成し、半導体メモリ素子１４０，
１５０に出力する。
【００３６】判別部１１７は、後述するようにして、外
部回路１３０から入力された外部制御信号ＳC に基づい
てプルアップ制御信号ＰＵおよびプルダウン制御信号Ｐ
Ｄを出力するとともに、データ端子１２３から入力した
データＤに基づいて半導体メモリ素子の実装個数を判別
する。
部回路１３０から入力された外部制御信号ＳC に基づい
てプルアップ制御信号ＰＵおよびプルダウン制御信号Ｐ
Ｄを出力するとともに、データ端子１２３から入力した
データＤに基づいて半導体メモリ素子の実装個数を判別
する。
【００３７】プルアップ用のＭＯＳトランジスタ１１８
は、ゲートが反転ゲート１２０を介して判別部１１７か
らプルアップ制御信号ＰＵを入力し、ソースが電源ライ
ン（図示せず）に接続され、且つ、ドレインがデータ端
子１２３に接続されている。また、プルダウン用のＭＯ
Ｓトランジスタ１１９は、ゲートが判別部１１７からプ
ルダウン制御信号ＰＤを入力し、ソースがグランドライ
ン（図示せず）に接続され、且つ、ドレインがデータ端
子１２３に接続されている。ここで、ＭＯＳトランジス
タ１１８，１１９としては、半導体メモリ素子１４０，
１５０のデータ出力用のバッファ（図示せず）の抵抗よ
りも十分に大きいオン抵抗を有するものが使用される。
例えば、半導体メモリ素子１４０，１５０のデータ出力
用のバッファの抵抗が１００〜５００Ωである場合は、
ＭＯＳトランジスタ１１８，１１９としてはオン抵抗が
１００ｋΩのものを使用することができる。
は、ゲートが反転ゲート１２０を介して判別部１１７か
らプルアップ制御信号ＰＵを入力し、ソースが電源ライ
ン（図示せず）に接続され、且つ、ドレインがデータ端
子１２３に接続されている。また、プルダウン用のＭＯ
Ｓトランジスタ１１９は、ゲートが判別部１１７からプ
ルダウン制御信号ＰＤを入力し、ソースがグランドライ
ン（図示せず）に接続され、且つ、ドレインがデータ端
子１２３に接続されている。ここで、ＭＯＳトランジス
タ１１８，１１９としては、半導体メモリ素子１４０，
１５０のデータ出力用のバッファ（図示せず）の抵抗よ
りも十分に大きいオン抵抗を有するものが使用される。
例えば、半導体メモリ素子１４０，１５０のデータ出力
用のバッファの抵抗が１００〜５００Ωである場合は、
ＭＯＳトランジスタ１１８，１１９としてはオン抵抗が
１００ｋΩのものを使用することができる。
【００３８】これらのＭＯＳトランジスタ１１８，１１
９、反転ゲート１２０および判別部１１７が、この実施
の形態のメモリ実装判別回路を構成する。
９、反転ゲート１２０および判別部１１７が、この実施
の形態のメモリ実装判別回路を構成する。
【００３９】次に、図１に示したメモリコントロール回
路１００を用いて半導体メモリ素子の実装個数を判別す
る際の動作について、図２のタイミングチャートを用い
て説明する。なお、ここでは、説明を簡単にするため
に、メモリコントロール信号１００には半導体メモリ素
子１４０のみが接続され、半導体メモリ素子１５０は接
続されていない場合を例に採って説明する。
路１００を用いて半導体メモリ素子の実装個数を判別す
る際の動作について、図２のタイミングチャートを用い
て説明する。なお、ここでは、説明を簡単にするため
に、メモリコントロール信号１００には半導体メモリ素
子１４０のみが接続され、半導体メモリ素子１５０は接
続されていない場合を例に採って説明する。
【００４０】まず、外部回路１３０の制御により、チッ
プセレクト発生部１１５がチップセレクト信号／ＣＳ1
としてローレベル信号を出力し、チップセレクト信号／
ＣＳ2 としてハイレベル信号を出力する。これにより、
半導体メモリ素子１４０が選択される。
プセレクト発生部１１５がチップセレクト信号／ＣＳ1
としてローレベル信号を出力し、チップセレクト信号／
ＣＳ2 としてハイレベル信号を出力する。これにより、
半導体メモリ素子１４０が選択される。
【００４１】また、外部回路１３０の制御により、制御
信号発生部１１６がライトイネーブル信号／ＷＥとして
ハイレベル信号を出力するとともに、アドレス発生部１
１１が任意のアドレスのアドレス信号ＡＤを出力する。
これにより、半導体メモリ素子１４０は、当該アドレス
に記憶されたデータＤを出力する。
信号発生部１１６がライトイネーブル信号／ＷＥとして
ハイレベル信号を出力するとともに、アドレス発生部１
１１が任意のアドレスのアドレス信号ＡＤを出力する。
これにより、半導体メモリ素子１４０は、当該アドレス
に記憶されたデータＤを出力する。
【００４２】そして、所定時間経過した後に、判別部１
１７が、プルダウン制御信号ＰＤをハイレベルにすると
ともに、このときのデータＤを取り込む。さらに、判別
部１１７は、プルダウン制御信号ＰＤをローレベルに戻
し、所定時間経過した後にプルアップ制御信号ＰＵをハ
イレベルにするとともに、このときのデータＤを信号入
力端子から取り込み、さらに、プルアップ制御信号ＰＵ
をローレベルに戻す。
１７が、プルダウン制御信号ＰＤをハイレベルにすると
ともに、このときのデータＤを取り込む。さらに、判別
部１１７は、プルダウン制御信号ＰＤをローレベルに戻
し、所定時間経過した後にプルアップ制御信号ＰＵをハ
イレベルにするとともに、このときのデータＤを信号入
力端子から取り込み、さらに、プルアップ制御信号ＰＵ
をローレベルに戻す。
【００４３】次に、判別部１１７は、プルダウン制御信
号ＰＤをハイレベルにしたときに読み込んだデータＤの
値とプルアップ制御信号ＰＵをハイレベルにしたときに
読み込んだデータＤの値とを比較する。ここでは、チッ
プセレクト発生部１１５で選択された半導体メモリ素子
１４０は、現実に実装されているので、データ端子１２
３には半導体メモリ素子から読み出されたデータＤ（こ
こでは「０」とする）が入力される。従って、プルダウ
ン制御信号ＰＤをハイレベルにしたときに読み込んだデ
ータＤの値およびプルアップ制御信号ＰＵをハイレベル
にしたときに読み込んだデータＤの値は、それぞれ半導
体メモリ素子１４０から読み出されたデータＤの値と一
致する。すなわち、図２に示したように、半導体メモリ
素子１４０から読み出されたデータＤの値が「０」のと
きには、プルダウン制御信号ＰＤをハイレベルにしたと
きに読み込んだデータＤの値およびプルアップ制御信号
ＰＵをハイレベルにしたときに読み込んだデータＤの値
は共に「０」となる。一方、半導体メモリ素子１４０か
ら読み出されたデータＤの値が「１」のときには、プル
ダウン制御信号ＰＤをハイレベルにしたときに読み込ん
だデータＤの値およびプルアップ制御信号ＰＵをハイレ
ベルしたときに読み込んだデータＤの値は共に「１」と
なる（図示せず）。
号ＰＤをハイレベルにしたときに読み込んだデータＤの
値とプルアップ制御信号ＰＵをハイレベルにしたときに
読み込んだデータＤの値とを比較する。ここでは、チッ
プセレクト発生部１１５で選択された半導体メモリ素子
１４０は、現実に実装されているので、データ端子１２
３には半導体メモリ素子から読み出されたデータＤ（こ
こでは「０」とする）が入力される。従って、プルダウ
ン制御信号ＰＤをハイレベルにしたときに読み込んだデ
ータＤの値およびプルアップ制御信号ＰＵをハイレベル
にしたときに読み込んだデータＤの値は、それぞれ半導
体メモリ素子１４０から読み出されたデータＤの値と一
致する。すなわち、図２に示したように、半導体メモリ
素子１４０から読み出されたデータＤの値が「０」のと
きには、プルダウン制御信号ＰＤをハイレベルにしたと
きに読み込んだデータＤの値およびプルアップ制御信号
ＰＵをハイレベルにしたときに読み込んだデータＤの値
は共に「０」となる。一方、半導体メモリ素子１４０か
ら読み出されたデータＤの値が「１」のときには、プル
ダウン制御信号ＰＤをハイレベルにしたときに読み込ん
だデータＤの値およびプルアップ制御信号ＰＵをハイレ
ベルしたときに読み込んだデータＤの値は共に「１」と
なる（図示せず）。
【００４４】続いて、外部回路１３０の制御により、チ
ップセレクト発生部１１５が、チップセレクト信号／Ｃ
Ｓ1 をハイレベルに変化させ、チップセレクト信号／Ｃ
Ｓ2をローレベルに変化させる。これにより、半導体メ
モリ素子１５０が選択される。
ップセレクト発生部１１５が、チップセレクト信号／Ｃ
Ｓ1 をハイレベルに変化させ、チップセレクト信号／Ｃ
Ｓ2をローレベルに変化させる。これにより、半導体メ
モリ素子１５０が選択される。
【００４５】また、このとき、制御信号発生部１１６が
出力するライトイネーブル信号／ＷＥはハイレベルに維
持され、アドレス発生部１１１が発生させるアドレスＡ
Ｄもそのままの値に維持される。
出力するライトイネーブル信号／ＷＥはハイレベルに維
持され、アドレス発生部１１１が発生させるアドレスＡ
Ｄもそのままの値に維持される。
【００４６】そして、所定時間経過した後に、判別部１
１７が、プルダウン制御信号ＰＤをハイレベルにしたと
きのデータＤの値を取り込む。さらに、所定時間経過し
た後に、この判別部１１７は、プルアップ制御信号ＰＵ
をハイレベルにしたときのデータＤを読み込む。
１７が、プルダウン制御信号ＰＤをハイレベルにしたと
きのデータＤの値を取り込む。さらに、所定時間経過し
た後に、この判別部１１７は、プルアップ制御信号ＰＵ
をハイレベルにしたときのデータＤを読み込む。
【００４７】次に、判別部１１７は、プルダウン制御信
号ＰＤをハイレベルにしたときに読み込んだデータＤの
値とプルアップ制御信号ＰＵをハイレベルにしたときに
読み込んだデータＤの値とを比較する。ここでは、チッ
プセレクト発生部１１５で選択された半導体メモリ素子
１５０は、現実には実装されていないので、データ端子
１２３には半導体メモリ素子から読み出されたデータＤ
が入力されない。従って、プルダウン制御信号ＰＤをハ
イレベルにしたときに読み込んだデータＤの値は「０」
となり、プルアップ制御信号ＰＵをハイレベルにしたと
きに読み込んだデータＤの値は「１」となる。すなわ
ち、図２に示したように、プルダウン制御信号ＰＤをハ
イレベルにしたときに読み込んだデータＤの値とプルア
ップ制御信号ＰＵをハイレベルにしたときに読み込んだ
データＤの値は一致しない。
号ＰＤをハイレベルにしたときに読み込んだデータＤの
値とプルアップ制御信号ＰＵをハイレベルにしたときに
読み込んだデータＤの値とを比較する。ここでは、チッ
プセレクト発生部１１５で選択された半導体メモリ素子
１５０は、現実には実装されていないので、データ端子
１２３には半導体メモリ素子から読み出されたデータＤ
が入力されない。従って、プルダウン制御信号ＰＤをハ
イレベルにしたときに読み込んだデータＤの値は「０」
となり、プルアップ制御信号ＰＵをハイレベルにしたと
きに読み込んだデータＤの値は「１」となる。すなわ
ち、図２に示したように、プルダウン制御信号ＰＤをハ
イレベルにしたときに読み込んだデータＤの値とプルア
ップ制御信号ＰＵをハイレベルにしたときに読み込んだ
データＤの値は一致しない。
【００４８】以上により、判別部１１７は、メモリコン
トロール回路１００に接続された半導体メモリ素子の数
が１個であると判別することができる。
トロール回路１００に接続された半導体メモリ素子の数
が１個であると判別することができる。
【００４９】このように、この実施の形態に係る実装判
別回路（上述したようにＭＯＳトランジスタ１１８，１
１９、反転ゲート１２０および判別部１１７によって構
成されている）によれば、メモリコントロール回路１０
０に接続されている半導体メモリ素子の個数を簡単な構
成で検出することができるので、工程数を増加させるこ
となく安価に製造することができる。
別回路（上述したようにＭＯＳトランジスタ１１８，１
１９、反転ゲート１２０および判別部１１７によって構
成されている）によれば、メモリコントロール回路１０
０に接続されている半導体メモリ素子の個数を簡単な構
成で検出することができるので、工程数を増加させるこ
となく安価に製造することができる。
【００５０】また、半導体メモリ素子１４０，１５０に
対してデータＤの書き込みをする必要がないので、不揮
発性の半導体メモリ素子を使用している場合であっても
適用することが可能である。
対してデータＤの書き込みをする必要がないので、不揮
発性の半導体メモリ素子を使用している場合であっても
適用することが可能である。
【００５１】さらに、この実施の形態に係るメモリコン
トロール回路１００では、通常のデータＤの書き込み或
いは読み出しの際にプルアップ制御信号ＰＵまたはプル
ダウン制御信号ＰＤの一方のみをハイレベルに維持する
ことにより、そのままプルアップ抵抗またはプルダウン
抵抗として使用することも可能である。
トロール回路１００では、通常のデータＤの書き込み或
いは読み出しの際にプルアップ制御信号ＰＵまたはプル
ダウン制御信号ＰＤの一方のみをハイレベルに維持する
ことにより、そのままプルアップ抵抗またはプルダウン
抵抗として使用することも可能である。
【００５２】第２の実施の形態 次に、この発明の第２の実施の形態について、２個の半
導体メモリ素子を接続することができるメモリコントロ
ール回路に適用する場合を例に採って、図３および図４
を用いて説明する。
導体メモリ素子を接続することができるメモリコントロ
ール回路に適用する場合を例に採って、図３および図４
を用いて説明する。
【００５３】図３は、この実施の形態に係るメモリコン
トロール回路の構成を説明するためのブロック図であ
る。
トロール回路の構成を説明するためのブロック図であ
る。
【００５４】同図において、図１と同じ符号を付した構
成部は、それぞれ図１の場合と同じものを示している。
成部は、それぞれ図１の場合と同じものを示している。
【００５５】また、図３に示したメモリコントロール回
路３００において、判別部３０１は、後述するようにし
て、外部回路１３０から入力された外部制御信号ＳC に
基づいてプルダウン制御信号を出力するとともに、デー
タ端子１２３から入力したデータＤの値に基づいて半導
体メモリ素子の実装個数を判別する。
路３００において、判別部３０１は、後述するようにし
て、外部回路１３０から入力された外部制御信号ＳC に
基づいてプルダウン制御信号を出力するとともに、デー
タ端子１２３から入力したデータＤの値に基づいて半導
体メモリ素子の実装個数を判別する。
【００５６】プルダウン用のＭＯＳトランジスタ３０２
は、ゲートが判別部３０１からブルダウン制御信号ＰＤ
を入力し、ソースがグランドライン（図示せず）に接続
され、且つ、ドレインがデータ端子１２３に接続されて
いる。この実施の形態でも、上述の第１の実施の形態と
同様、ＭＯＳトランジスタ３０２としては、半導体メモ
リ素子１４０，１５０のデータ出力用のバッファ（図示
せず）の抵抗よりも十分に大きいオン抵抗を有するも
の、例えば１０ｋΩのものを使用することができる。
は、ゲートが判別部３０１からブルダウン制御信号ＰＤ
を入力し、ソースがグランドライン（図示せず）に接続
され、且つ、ドレインがデータ端子１２３に接続されて
いる。この実施の形態でも、上述の第１の実施の形態と
同様、ＭＯＳトランジスタ３０２としては、半導体メモ
リ素子１４０，１５０のデータ出力用のバッファ（図示
せず）の抵抗よりも十分に大きいオン抵抗を有するも
の、例えば１０ｋΩのものを使用することができる。
【００５７】そして、このＭＯＳトランジスタ３０２お
よび判別部３０１が、この実施の形態のメモリ実装判別
回路を構成する。
よび判別部３０１が、この実施の形態のメモリ実装判別
回路を構成する。
【００５８】また、この実施の形態では、データ端子１
２３には、プルアップ用の抵抗素子３０３が外付けされ
ている。ここで、この抵抗素子３０３としては、半導体
メモリ素子１４０，１５０のデータ出力用のバッファ
（図示せず）の抵抗およびＭＯＳトランジスタ３０２の
オン抵抗よりも十分に大きいオン抵抗を有するものが使
用される。例えば、半導体メモリ素子１４０，１５０の
データ出力用のバッファの抵抗が１００〜５００Ωであ
り且つＭＯＳトランジスタ３０２のオン抵抗が１０ｋΩ
である場合は、抵抗素子３０３としてはオン抵抗が１０
０ｋΩのものを使用することができる。
２３には、プルアップ用の抵抗素子３０３が外付けされ
ている。ここで、この抵抗素子３０３としては、半導体
メモリ素子１４０，１５０のデータ出力用のバッファ
（図示せず）の抵抗およびＭＯＳトランジスタ３０２の
オン抵抗よりも十分に大きいオン抵抗を有するものが使
用される。例えば、半導体メモリ素子１４０，１５０の
データ出力用のバッファの抵抗が１００〜５００Ωであ
り且つＭＯＳトランジスタ３０２のオン抵抗が１０ｋΩ
である場合は、抵抗素子３０３としてはオン抵抗が１０
０ｋΩのものを使用することができる。
【００５９】次に、図３に示したメモリコントロール回
路３００を用いて半導体メモリ素子の実装個数を判別す
る際の動作について、図４のタイミングチャートを用い
て説明する。なお、ここでは、説明を簡単にするため
に、メモリコントロール回路３００には半導体メモリ素
子１４０のみが接続され、半導体メモリ素子１５０は接
続されていない場合を例に採って説明する。
路３００を用いて半導体メモリ素子の実装個数を判別す
る際の動作について、図４のタイミングチャートを用い
て説明する。なお、ここでは、説明を簡単にするため
に、メモリコントロール回路３００には半導体メモリ素
子１４０のみが接続され、半導体メモリ素子１５０は接
続されていない場合を例に採って説明する。
【００６０】まず、上述の第１の実施の形態の場合と同
様、チップセレクト発生部１１５がチップセレクト信号
／ＣＳ1 としてローレベル信号を出力し、チップセレク
ト信号／ＣＳ2 としてハイレベル信号を出力することに
より、半導体メモリ素子１４０を選択する。また、制御
信号発生部１１６がライトイネーブル信号／ＷＥとして
ハイレベル信号を出力するとともに、アドレス発生部１
１１が任意のアドレスを発生させることにより、半導体
メモリ素子１４０にデータＤを出力させる。
様、チップセレクト発生部１１５がチップセレクト信号
／ＣＳ1 としてローレベル信号を出力し、チップセレク
ト信号／ＣＳ2 としてハイレベル信号を出力することに
より、半導体メモリ素子１４０を選択する。また、制御
信号発生部１１６がライトイネーブル信号／ＷＥとして
ハイレベル信号を出力するとともに、アドレス発生部１
１１が任意のアドレスを発生させることにより、半導体
メモリ素子１４０にデータＤを出力させる。
【００６１】そして、所定時間経過した後に、判別部３
０１が、プルダウン制御信号ＰＤをハイレベルにした状
態で、このときのデータＤを読み込む。さらに、所定時
間経過した後に、この判別部３０１は、プルダウン制御
信号ＰＤをローレベルにしたままの状態で、データＤを
読み込む。
０１が、プルダウン制御信号ＰＤをハイレベルにした状
態で、このときのデータＤを読み込む。さらに、所定時
間経過した後に、この判別部３０１は、プルダウン制御
信号ＰＤをローレベルにしたままの状態で、データＤを
読み込む。
【００６２】次に、この判別部３０１は、プルダウン制
御信号ＰＤをハイレベルにしたときに読み込んだデータ
Ｄの値とローレベルにしたときに読み込んだデータＤの
値とを比較する。ここでは、チップセレクト発生部１１
５で選択された半導体メモリ素子１４０は、現実に実装
されているので、データ端子１２３には半導体メモリ素
子から読み出されたデータＤ（ここでは「０」とする）
が入力される。従って、プルダウン制御信号ＰＤをハイ
レベルにしたときに読み込んだデータＤの値およびロー
レベルにしたときに読み込んだデータＤの値は、それぞ
れ半導体メモリ素子１４０から読み出されたデータＤの
値と一致し、「０」となる（図４参照）。一方、半導体
メモリ素子１４０から読み出されたデータＤの値が
「１」のときには、プルダウン制御信号ＰＤをハイレベ
ルにしたときに読み込んだデータＤの値およびローレベ
ルにしたときに読み込んだデータＤの値は共に「１」と
なる（図示せず）。
御信号ＰＤをハイレベルにしたときに読み込んだデータ
Ｄの値とローレベルにしたときに読み込んだデータＤの
値とを比較する。ここでは、チップセレクト発生部１１
５で選択された半導体メモリ素子１４０は、現実に実装
されているので、データ端子１２３には半導体メモリ素
子から読み出されたデータＤ（ここでは「０」とする）
が入力される。従って、プルダウン制御信号ＰＤをハイ
レベルにしたときに読み込んだデータＤの値およびロー
レベルにしたときに読み込んだデータＤの値は、それぞ
れ半導体メモリ素子１４０から読み出されたデータＤの
値と一致し、「０」となる（図４参照）。一方、半導体
メモリ素子１４０から読み出されたデータＤの値が
「１」のときには、プルダウン制御信号ＰＤをハイレベ
ルにしたときに読み込んだデータＤの値およびローレベ
ルにしたときに読み込んだデータＤの値は共に「１」と
なる（図示せず）。
【００６３】続いて、外部回路１３０の制御により、チ
ップセレクト発生部１１５がチップセレクト信号／ＣＳ
1 をハイレベルに変化させ、チップセレクト信号／ＣＳ
2 をローレベル信号に変化させる。これにより、半導体
メモリ素子１５０が選択される。また、このとき、制御
信号発生部１１６が出力するライトイネーブル信号／Ｗ
Ｅはハイレベルに維持され、アドレス発生部１１１が発
生させるアドレスＡＤもそのままの値に維持される。
ップセレクト発生部１１５がチップセレクト信号／ＣＳ
1 をハイレベルに変化させ、チップセレクト信号／ＣＳ
2 をローレベル信号に変化させる。これにより、半導体
メモリ素子１５０が選択される。また、このとき、制御
信号発生部１１６が出力するライトイネーブル信号／Ｗ
Ｅはハイレベルに維持され、アドレス発生部１１１が発
生させるアドレスＡＤもそのままの値に維持される。
【００６４】そして、所定時間経過した後に、判別部３
０１が、プルダウン制御信号ＰＤをハイレベルにすると
ともに、このときのデータＤを読み込む。さらに、所定
時間経過した後に、この判別部３０１は、プルダウン制
御信号ＰＤをローレベルにしたままの状態で、データＤ
を信号入力端子から読み込む。
０１が、プルダウン制御信号ＰＤをハイレベルにすると
ともに、このときのデータＤを読み込む。さらに、所定
時間経過した後に、この判別部３０１は、プルダウン制
御信号ＰＤをローレベルにしたままの状態で、データＤ
を信号入力端子から読み込む。
【００６５】次に、判別部３０１は、プルダウン制御信
号ＰＤをハイレベルにしたときに読み込んだデータＤの
値とローレベルにしたときに読み込んだデータＤの値と
を比較する。ここでは、チップセレクト発生部１１５で
選択された半導体メモリ素子１５０は、現実には実装さ
れていないので、データ端子１２３には半導体メモリ素
子から読み出されたデータＤが入力されない。従って、
プルダウン制御信号ＰＤをハイレベルにしたときに読み
込んだデータＤの値は「０」となり、ローレベルにした
ときに読み込んだデータＤの値は「１」となる。すなわ
ち、図４に示したように、プルダウン制御信号ＰＤをハ
イレベルしたときに読み込んだデータＤの値とローレベ
ルにしたときに読み込んだデータＤの値とは一致しな
い。
号ＰＤをハイレベルにしたときに読み込んだデータＤの
値とローレベルにしたときに読み込んだデータＤの値と
を比較する。ここでは、チップセレクト発生部１１５で
選択された半導体メモリ素子１５０は、現実には実装さ
れていないので、データ端子１２３には半導体メモリ素
子から読み出されたデータＤが入力されない。従って、
プルダウン制御信号ＰＤをハイレベルにしたときに読み
込んだデータＤの値は「０」となり、ローレベルにした
ときに読み込んだデータＤの値は「１」となる。すなわ
ち、図４に示したように、プルダウン制御信号ＰＤをハ
イレベルしたときに読み込んだデータＤの値とローレベ
ルにしたときに読み込んだデータＤの値とは一致しな
い。
【００６６】以上により、判別部３０１は、メモリコン
トロール回路３００に接続された半導体メモリ素子の数
が１個であると判別することができる。
トロール回路３００に接続された半導体メモリ素子の数
が１個であると判別することができる。
【００６７】このように、この実施の形態によれば、外
付けのプルアップ抵抗素子３０３をそのまま実装判別用
のプルアップ抵抗として用いることとしたので、上述の
第１の実施の形態の場合よりも少ない素子数で実装判別
回路（上述したようにＭＯＳトランジスタ３０２および
判別部３０１によって構成されている）を構成すること
ができる。
付けのプルアップ抵抗素子３０３をそのまま実装判別用
のプルアップ抵抗として用いることとしたので、上述の
第１の実施の形態の場合よりも少ない素子数で実装判別
回路（上述したようにＭＯＳトランジスタ３０２および
判別部３０１によって構成されている）を構成すること
ができる。
【００６８】また、実装判別回路を工程数の増加を伴わ
ずに製造することができる点および不揮発性の半導体メ
モリ素子を使用している場合であっても適用できる点
は、上述の第１の実施の形態の場合と同様である。
ずに製造することができる点および不揮発性の半導体メ
モリ素子を使用している場合であっても適用できる点
は、上述の第１の実施の形態の場合と同様である。
【００６９】第３の実施の形態 次に、この発明の第３の実施の形態について、２個の半
導体メモリ素子を接続することができるメモリコントロ
ール回路に適用する場合を例に採って、図５および図６
を用いて説明する。
導体メモリ素子を接続することができるメモリコントロ
ール回路に適用する場合を例に採って、図５および図６
を用いて説明する。
【００７０】図５は、この実施の形態に係るメモリコン
トロール回路の構成を説明するためのブロック図であ
る。
トロール回路の構成を説明するためのブロック図であ
る。
【００７１】同図において、図１と同じ符号を付した構
成部は、それぞれ図１の場合と同じものを示している。
成部は、それぞれ図１の場合と同じものを示している。
【００７２】また、図５に示したメモリコントロール回
路５００において、判別部５０１は、後述するようにし
て、外部回路１３０から入力された外部制御信号ＳC に
基づいてプルアップ制御信号を出力するとともに、デー
タ端子１２３から入力した信号値に基づいて半導体メモ
リ素子の実装個数を判別する。
路５００において、判別部５０１は、後述するようにし
て、外部回路１３０から入力された外部制御信号ＳC に
基づいてプルアップ制御信号を出力するとともに、デー
タ端子１２３から入力した信号値に基づいて半導体メモ
リ素子の実装個数を判別する。
【００７３】プルアップ用のＭＯＳトランジスタ５０２
は、ゲートが反転ゲート５０３を介して判別部５０１か
らブルアップ制御信号ＰＵを入力し、ソースが電源ライ
ン（図示せず）に接続され、且つ、ドレインがデータ端
子１２３に接続されている。この実施の形態でも、上述
の第１の実施の形態と同様、ＭＯＳトランジスタ５０２
としては、半導体メモリ素子１４０，１５０のデータ出
力用のバッファ（図示せず）の抵抗よりも十分に大きい
オン抵抗を有するもの、例えば１０ｋΩのものを使用す
ることができる。
は、ゲートが反転ゲート５０３を介して判別部５０１か
らブルアップ制御信号ＰＵを入力し、ソースが電源ライ
ン（図示せず）に接続され、且つ、ドレインがデータ端
子１２３に接続されている。この実施の形態でも、上述
の第１の実施の形態と同様、ＭＯＳトランジスタ５０２
としては、半導体メモリ素子１４０，１５０のデータ出
力用のバッファ（図示せず）の抵抗よりも十分に大きい
オン抵抗を有するもの、例えば１０ｋΩのものを使用す
ることができる。
【００７４】そして、このＭＯＳトランジスタ５０２、
反転ゲート５０３および判別部５０１が、この実施の形
態のメモリ実装判別回路を構成する。
反転ゲート５０３および判別部５０１が、この実施の形
態のメモリ実装判別回路を構成する。
【００７５】また、この実施の形態では、データ端子１
２３には、プルダウン用の抵抗素子５０４が外付けされ
ている。ここで、この抵抗素子５０４としては、半導体
メモリ素子１４０，１５０のデータ出力用のバッファ
（図示せず）の抵抗およびＭＯＳトランジスタ５０２の
オン抵抗よりも十分に大きいオン抵抗を有するものが使
用される。例えば、半導体メモリ素子１４０，１５０の
データ出力用のバッファの抵抗が１００〜５００Ωであ
り且つＭＯＳトランジスタ５０２のオン抵抗が１０ｋΩ
である場合は、抵抗素子５０４としてはオン抵抗が１０
０ｋΩのものを使用することができる。
２３には、プルダウン用の抵抗素子５０４が外付けされ
ている。ここで、この抵抗素子５０４としては、半導体
メモリ素子１４０，１５０のデータ出力用のバッファ
（図示せず）の抵抗およびＭＯＳトランジスタ５０２の
オン抵抗よりも十分に大きいオン抵抗を有するものが使
用される。例えば、半導体メモリ素子１４０，１５０の
データ出力用のバッファの抵抗が１００〜５００Ωであ
り且つＭＯＳトランジスタ５０２のオン抵抗が１０ｋΩ
である場合は、抵抗素子５０４としてはオン抵抗が１０
０ｋΩのものを使用することができる。
【００７６】次に、図５に示したメモリコントロール回
路５００を用いて半導体メモリ素子の実装個数を判別す
る際の動作について、図６のタイミングチャートを用い
て説明する。なお、ここでは、説明を簡単にするため
に、メモリコントロール回路５００には半導体メモリ素
子１４０のみが接続され、半導体メモリ素子１５０は接
続されていない場合を例に採って説明する。
路５００を用いて半導体メモリ素子の実装個数を判別す
る際の動作について、図６のタイミングチャートを用い
て説明する。なお、ここでは、説明を簡単にするため
に、メモリコントロール回路５００には半導体メモリ素
子１４０のみが接続され、半導体メモリ素子１５０は接
続されていない場合を例に採って説明する。
【００７７】まず、上述の各実施の形態の場合と同様、
チップセレクト発生部１１５がチップセレクト信号／Ｃ
Ｓ1 としてローレベル信号を出力し、チップセレクト信
号／ＣＳ2 としてハイレベル信号を出力することによ
り、半導体メモリ素子１４０を選択する。また、制御信
号発生部１１６がライトイネーブル信号／ＷＥとしてハ
イレベル信号を出力するとともに、アドレス発生部１１
１が任意のアドレスＡＤを発生させることにより、半導
体メモリ素子１４０にデータＤを出力させる。
チップセレクト発生部１１５がチップセレクト信号／Ｃ
Ｓ1 としてローレベル信号を出力し、チップセレクト信
号／ＣＳ2 としてハイレベル信号を出力することによ
り、半導体メモリ素子１４０を選択する。また、制御信
号発生部１１６がライトイネーブル信号／ＷＥとしてハ
イレベル信号を出力するとともに、アドレス発生部１１
１が任意のアドレスＡＤを発生させることにより、半導
体メモリ素子１４０にデータＤを出力させる。
【００７８】そして、所定時間経過した後に、判別部５
０１が、プルアップ制御信号ＰＵをハイレベルにした状
態で、このときのデータＤを読み込む。さらに、所定時
間経過した後に、この判別部５０１は、プルアップ制御
信号ＰＵをローレベルにしたままの状態で、データＤを
読み込む。
０１が、プルアップ制御信号ＰＵをハイレベルにした状
態で、このときのデータＤを読み込む。さらに、所定時
間経過した後に、この判別部５０１は、プルアップ制御
信号ＰＵをローレベルにしたままの状態で、データＤを
読み込む。
【００７９】そして、この判別部５０１は、プルアップ
制御信号ＰＵをハイレベルにしたときに読み込んだデー
タＤの値とローレベルにしたときに読み込んだデータＤ
の値とを比較する。ここでは、チップセレクト発生部１
１５で選択された半導体メモリ素子１４０は、現実に実
装されているので、データ端子１２３には半導体メモリ
素子から読み出されたデータＤ（ここでは「０」とす
る）が入力される。従って、プルアップ制御信号ＰＵを
ハイレベルにしたときに読み込んだデータＤの値および
ローレベルにしたときに読み込んだデータＤの値は、そ
れぞれ半導体メモリ素子１４０から読み出されたデータ
Ｄの値と一致し、「０」となる（図６参照）。一方、半
導体メモリ素子１４０から読み出されたデータＤの値が
「１」のときには、プルアップ制御信号ＰＵをハイレベ
ルにしたときに読み込んだデータＤの値およびローレベ
ルにしたときに読み込んだデータＤの値は共に「１」と
なる（図示せず）。
制御信号ＰＵをハイレベルにしたときに読み込んだデー
タＤの値とローレベルにしたときに読み込んだデータＤ
の値とを比較する。ここでは、チップセレクト発生部１
１５で選択された半導体メモリ素子１４０は、現実に実
装されているので、データ端子１２３には半導体メモリ
素子から読み出されたデータＤ（ここでは「０」とす
る）が入力される。従って、プルアップ制御信号ＰＵを
ハイレベルにしたときに読み込んだデータＤの値および
ローレベルにしたときに読み込んだデータＤの値は、そ
れぞれ半導体メモリ素子１４０から読み出されたデータ
Ｄの値と一致し、「０」となる（図６参照）。一方、半
導体メモリ素子１４０から読み出されたデータＤの値が
「１」のときには、プルアップ制御信号ＰＵをハイレベ
ルにしたときに読み込んだデータＤの値およびローレベ
ルにしたときに読み込んだデータＤの値は共に「１」と
なる（図示せず）。
【００８０】続いて、外部回路１３０の制御により、チ
ップセレクト発生部１１５がチップセレクト信号／ＣＳ
1 をハイレベルに変化させ、チップセレクト信号／ＣＳ
2 をローレベル信号に変化させる。これにより、半導体
メモリ素子１５０が選択される。また、このとき、制御
信号発生部１１６が出力するライトイネーブル信号／Ｗ
Ｅはハイレベルに維持され、アドレス発生部１１１が発
生させるアドレスＡＤもそのままの値に維持される。
ップセレクト発生部１１５がチップセレクト信号／ＣＳ
1 をハイレベルに変化させ、チップセレクト信号／ＣＳ
2 をローレベル信号に変化させる。これにより、半導体
メモリ素子１５０が選択される。また、このとき、制御
信号発生部１１６が出力するライトイネーブル信号／Ｗ
Ｅはハイレベルに維持され、アドレス発生部１１１が発
生させるアドレスＡＤもそのままの値に維持される。
【００８１】そして、所定時間経過した後に、判別部５
０１が、プルアップ制御信号ＰＵをハイレベルにしたと
きのデータＤを読み込む。さらに、所定時間経過した後
に、この判別部５０１は、プルアップ制御信号ＰＵをロ
ーレベルにしたままの状態で、データＤを読み込む。
０１が、プルアップ制御信号ＰＵをハイレベルにしたと
きのデータＤを読み込む。さらに、所定時間経過した後
に、この判別部５０１は、プルアップ制御信号ＰＵをロ
ーレベルにしたままの状態で、データＤを読み込む。
【００８２】そして、判別部５０１は、プルアップ制御
信号ＰＵをハイレベルにしたときに読み込んだデータＤ
の値とローレベルにしたときに読み込んだデータＤの値
とを比較する。ここでは、チップセレクト発生部１１５
で選択された半導体メモリ素子１５０は、現実には実装
されていないので、データ端子１２３には半導体メモリ
素子から読み出されたデータＤが入力されない。従っ
て、プルアップ制御信号ＰＵをハイレベルにしたときに
読み込んだデータＤの値は「０」となり、ローレベルに
したときに読み込んだデータＤの値は「１」となる。す
なわち、図６に示したように、プルアップ制御信号ＰＵ
をハイレベルしたときに読み込んだデータＤの値とロー
レベルにしたときに読み込んだデータＤの値とは一致し
ない。
信号ＰＵをハイレベルにしたときに読み込んだデータＤ
の値とローレベルにしたときに読み込んだデータＤの値
とを比較する。ここでは、チップセレクト発生部１１５
で選択された半導体メモリ素子１５０は、現実には実装
されていないので、データ端子１２３には半導体メモリ
素子から読み出されたデータＤが入力されない。従っ
て、プルアップ制御信号ＰＵをハイレベルにしたときに
読み込んだデータＤの値は「０」となり、ローレベルに
したときに読み込んだデータＤの値は「１」となる。す
なわち、図６に示したように、プルアップ制御信号ＰＵ
をハイレベルしたときに読み込んだデータＤの値とロー
レベルにしたときに読み込んだデータＤの値とは一致し
ない。
【００８３】以上により、判別部５０１は、メモリコン
トロール回路５００に接続された半導体メモリ素子の数
が１個であると判別することができる。
トロール回路５００に接続された半導体メモリ素子の数
が１個であると判別することができる。
【００８４】このように、この実施の形態では、外付け
のプルダウン抵抗素子５０４をそのまま実装判別用のプ
ルアップ抵抗として用いることとしたので、上述の第１
の実施の形態の場合よりも少ない素子数で実装判別回路
（上述したようにＭＯＳトランジスタ５０２、反転ゲー
ト５０３および判別部５０１によって構成されている）
を構成することができる。
のプルダウン抵抗素子５０４をそのまま実装判別用のプ
ルアップ抵抗として用いることとしたので、上述の第１
の実施の形態の場合よりも少ない素子数で実装判別回路
（上述したようにＭＯＳトランジスタ５０２、反転ゲー
ト５０３および判別部５０１によって構成されている）
を構成することができる。
【００８５】また、実装判別回路を工程数の増加を伴わ
ずに製造することができる点および不揮発性の半導体メ
モリ素子を使用している場合であっても適用できる点
は、上述の第１の実施の形態の場合と同様である。
ずに製造することができる点および不揮発性の半導体メ
モリ素子を使用している場合であっても適用できる点
は、上述の第１の実施の形態の場合と同様である。
【００８６】なお、以上説明した各実施の形態では、メ
モリコントロール回路内にメモリ実装判別回路を設ける
こととしたが、このメモリコントロール回路とは独立に
メモリ実装判別回路を作製してもよいことはもちろんで
ある。
モリコントロール回路内にメモリ実装判別回路を設ける
こととしたが、このメモリコントロール回路とは独立に
メモリ実装判別回路を作製してもよいことはもちろんで
ある。
【００８７】以上詳細に説明したように、この発明によ
れば、メモリコントロール回路に接続されている半導体
メモリ素子の個数を簡単な構成で検出することができ、
且つ、どのような種類の半導体メモリ素子にも適用する
ことができるメモリ実装判別回路を提供することができ
る。
れば、メモリコントロール回路に接続されている半導体
メモリ素子の個数を簡単な構成で検出することができ、
且つ、どのような種類の半導体メモリ素子にも適用する
ことができるメモリ実装判別回路を提供することができ
る。
【図１】第１の実施の形態に係るメモリコントロール回
路の構成を説明するためのブロック図である。
路の構成を説明するためのブロック図である。
【図２】第１の実施の形態に係るメモリコントロール回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【図３】第２の実施の形態に係るメモリコントロール回
路の構成を説明するためのブロック図である。
路の構成を説明するためのブロック図である。
【図４】第２の実施の形態に係るメモリコントロール回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【図５】第３の実施の形態に係るメモリコントロール回
路の構成を説明するためのブロック図である。
路の構成を説明するためのブロック図である。
【図６】第３の実施の形態に係るメモリコントロール回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【図７】従来のメモリコントロール回路の一構成例を説
明するためのブロック図である。
明するためのブロック図である。
１００ メモリコントロール回路 １１１ アドレス発生部 １１２ データ入出力部 １１３ 入力バッファ １１４ 出力バッファ １１５ チップセレクト発生部 １１６ 制御信号発生部 １１７，３０１，５０１ 判別部 １１８，５０２ プルアップ用のＭＯＳトランジスタ １１９，３０２ プルダウン用のＭＯＳトランジスタ １２０，５０３ 反転ゲート １２１ 外部制御端子 １２２ アドレス端子 １２３ データ端子 １２４，１２５ チップセレクト端子 １２６ 制御信号端子 １３０ 外部回路 １４０，１５０ 半導体メモリ素子
Claims (10)
- 【請求項１】 メモリコントロール回路に接続されてい
るメモリ装置の個数を判断するメモリ実装判別回路であ
って、 プルアップ制御信号がオンレベルのときにのみ前記メモ
リコントロール回路のデータ入力端子をプルアップする
プルアップ手段と、 プルダウン制御信号がオンレベルのときにのみ前記デー
タ入力端子をプルダウンするプルダウン手段と、 前記プルアップ制御信号および前記プルダウン制御信号
をそれぞれ前記プルアップ手段および前記プルダウン手
段に供給するとともに、前記プルアップ制御信号がオン
レベルで且つ前記プルダウン制御信号がオフレベルのと
きの前記データ入力端子の信号レベルと前記プルアップ
制御信号がオフレベルで且つ前記プルダウン制御信号が
オンレベルのときの前記データ入力端子の信号レベルと
を比較し、これらの信号レベルが一致するときはメモリ
コントロール回路とメモリ装置とが接続されていると判
断する判断手段と、 を備えたことを特徴とするメモリ実装判別回路。 - 【請求項２】 前記プルアップ手段が、ゲートから前記
プルアップ制御信号を入力し、ソースが電源端子に接続
され且つドレインが前記データ入力端子に接続されたト
ランジスタを有することを特徴とする請求項１に記載の
メモリ実装判別回路。 - 【請求項３】 前記プルダウン手段が、ゲートから前記
プルダウン制御信号を入力し、ソースがグランド端子に
接続され且つドレインが前記データ入力端子に接続され
たトランジスタを有することを特徴とする請求項１また
は２に記載のメモリ実装判別回路。 - 【請求項４】 プルダウンまたはプルアップの一方を行
うための抵抗素子をデータ入力端子に接続して使用され
るメモリコントロール回路に対するメモリ装置の接続個
数を判断するメモリ実装判別回路であって、 制御信号がオンレベルのときにのみ前記メモリコントロ
ール回路の前記データ入力端子に対してプルアップまた
はプルダウンの他方を行う電圧供給手段と、 前記制御信号を前記電圧供給手段に供給するとともに、
この制御信号がオンレベルのときの前記データ入力端子
の信号レベルと前記制御信号がオフレベルのときの前記
データ入力端子の信号レベルとを比較し、これらの信号
レベルが一致するときはメモリコントロール回路とメモ
リ装置とが接続されていると判断する判断手段と、 を備えたことを特徴とするメモリ実装判別回路。 - 【請求項５】 前記電圧供給手段が、ゲートから前記制
御信号を入力し、ソースが電源端子またはグランド端子
に接続され且つドレインが前記データ入力端子に接続さ
れたトランジスタを有することを特徴とする請求項４に
記載のメモリ実装判別回路。 - 【請求項６】 外部のメモリ装置から入力されたデータ
信号を外部回路に出力するデータ出力部と、複数個の前
記メモリ装置から一個の前記メモリ装置を選択するため
の信号を生成するチップセレクト発生部と、前記メモリ
装置に前記データ信号を出力させるための各制御信号を
生成する制御部とを少なくとも有するメモリコントロー
ル回路において、 プルアップ制御信号がオンレベルのときにのみ前記メモ
リコントロール回路のデータ入力端子をプルアップする
プルアップ手段と、 プルダウン制御信号がオンレベルのときにのみ前記デー
タ入力端子をプルダウンするプルダウン手段と、 前記プルアップ制御信号および前記プルダウン制御信号
をそれぞれ前記プルアップ手段および前記プルダウン手
段に供給するとともに、前記プルアップ制御信号がオン
レベルで且つ前記プルダウン制御信号がオフレベルのと
きの前記データ入力端子の信号レベルと前記プルアップ
制御信号がオフレベルで且つ前記プルダウン制御信号が
オンレベルのときの前記データ入力端子の信号レベルと
を比較し、これらの信号レベルが一致するときはメモリ
コントロール回路とメモリ装置とが接続されていると判
断する判断手段と、 を備えたメモリ実装判別回路をさらに有することを特徴
とするメモリコントロール回路。 - 【請求項７】 前記プルアップ手段が、ゲートから前記
プルアップ制御信号を入力し、ソースが電源端子に接続
され且つドレインが前記データ入力端子に接続されたト
ランジスタを有することを特徴とする請求項６に記載の
メモリコントロール回路。 - 【請求項８】 前記プルダウン手段が、ゲートから前記
プルダウン制御信号を入力し、ソースがグランド端子に
接続され且つドレインが前記データ入力端子に接続され
たトランジスタを有することを特徴とする請求項６また
は７に記載のメモリコントロール回路。 - 【請求項９】 外部のメモリ装置から入力されたデータ
信号を外部回路に出力するデータ出力部と、複数個の前
記メモリ装置から一個の前記メモリ装置を選択するため
の信号を生成するチップセレクト発生部と、前記メモリ
装置に前記データ信号を出力させるための各制御信号を
生成する制御部とを少なくとも有し、プルダウンまたは
プルアップの一方を行うための抵抗素子をデータ入力端
子に接続して使用されるメモリコントロール回路におい
て、 制御信号がオンレベルのときにのみ前記メモリコントロ
ール回路のデータ入力端子に対してプルアップまたはプ
ルダウンの他方を行う電圧供給手段と、 前記制御信号を前記電圧供給手段に供給するとともに、
この制御信号がオンレベルのときの前記データ入力端子
の信号レベルと前記制御信号がオフレベルのときの前記
データ入力端子の信号レベルとを比較し、これらの信号
レベルが一致するときはメモリコントロール回路とメモ
リ装置とが接続されていると判断する判断手段と、 を備えたメモリ実装判別回路をさらに有することを特徴
とするメモリコントロール回路。 - 【請求項１０】 前記電圧供給手段が、ゲートから前記
制御信号を入力し、ソースが電源端子またはグランド端
子に接続され且つドレインが前記データ入力端子に接続
されたトランジスタを有することを特徴とする請求項９
に記載のメモリコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128836A JPH10320268A (ja) | 1997-05-19 | 1997-05-19 | メモリ実装判別回路およびこれを用いたメモリコントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128836A JPH10320268A (ja) | 1997-05-19 | 1997-05-19 | メモリ実装判別回路およびこれを用いたメモリコントロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320268A true JPH10320268A (ja) | 1998-12-04 |
Family
ID=14994608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9128836A Pending JPH10320268A (ja) | 1997-05-19 | 1997-05-19 | メモリ実装判別回路およびこれを用いたメモリコントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10320268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102145410B1 (ko) * | 2019-11-04 | 2020-08-18 | 한국항공우주연구원 | 탑재컴퓨터용 바이레벨 원격판별회로 및 원격판별방법 |
-
1997
- 1997-05-19 JP JP9128836A patent/JPH10320268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102145410B1 (ko) * | 2019-11-04 | 2020-08-18 | 한국항공우주연구원 | 탑재컴퓨터용 바이레벨 원격판별회로 및 원격판별방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040917 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |