JP2002009604A - 半導体集積回路及び半導体装置システム - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の入力回路に対して、良好な
セットアップ、ホールドタイム、基準電位のＨレベルマ
ージン及びＬレベルマージンとなるような基準電位を入
力させることを目的とする。 【解決手段】 外部基準電位ＲＥＦＩＮが入力され、外
部基準電位とは異なる内部基準電位ＶＲＥＦｉを出力す
る基準電位変換回路８と、基準電位変換回路８の出力電
位ＶＲＥＦｉが基準電位ＲＥＦとして入力されて、デー
タ信号が入力され、入力されたデータ信号と基準電位Ｒ
ＥＦとを比較判定して、判定結果を出力する入力回路１
とを有することで、半導体集積回路としてのセットアッ
プ、ホールドタイムを改善し、データ取り込み時の電圧
マージンを向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は外部基準電位との比
較で入力ピンの論理値を判定する半導体集積回路に係
り、特に入力ピンの電圧振幅が小さい場合の論理値を判
定する半導体集積回路及び半導体装置システムに関す
る。

【０００２】

【従来の技術】近年、半導体集積回路では特に半導体記
憶装置においては動作速度が２００ＭＨｚ程度以上の高
速化の傾向に伴い、外部インターフェースとして１Ｖ程
度以下の小振幅インターフェースが用いられるようにな
っている。これらの小振幅インターフェースではアドレ
スピン、データ入力ピン、クロック入力ピン等の入力ピ
ンのＨレベルまたはＬレベルの論理値判定に外部基準電
位ＶＲＥＦを使用している。

【０００３】半導体集積回路内の入力回路（インプット
レシーバ）は入力ピンの電位とＶＲＥＦピンの電位を比
較し、入力ピンの電位がＶＲＥＦピンより高い場合には
論理値Ｈレベル (負論理を使用する半導体集積回路では
Ｌレベル)、逆に入力ピンの電位がＶＲＥＦピンよりも
低い場合には論理値Ｌレベル(負論理を使用する半導体
集積回路ではＨレベル)と判断する。シンクロナスＤＲ
ＡＭのような同期式半導体集積回路では、インプットレ
シーバによるアドレス、データの取り込みは外部クロッ
クに同期して行われる。クロックの上昇、下降、もしく
は両エッジと同時に入力ピンの電位とＶＲＥＦピンの電
位を比較して論理値ＨレベルまたはＬレベルの判定を行
う。

【０００４】図１３には従来技術を用いた半導体集積回
路の入力回路部分を示すブロック図が示される。インプ
ットレシーバ１００にはＶＲＥＦピン１０1からＶＲＥ
Ｆ入力端子１０２を経て入力された外部基準電位ＶＲＥ
Ｆと、データピン１０３からデータ入力端子１０４を経
て入力されたデータと、内部クロック信号発生回路１０
５からクロック入力端子１０６を経て入力されたＣＬＯ
ＣＫ信号がそれぞれ入力されている。

【０００５】インプットレシーバ１００は入力されたＣ
ＬＯＣＫ信号の上昇エッジの瞬間にＶＲＥＦとデータの
電位の大小関係を比較し、データの電位の方がＶＲＥＦ
電位より高い場合には、出力端子１０７からＨレベル信
号を出力し、逆にデータの電位の方がＶＲＥＦ電位より
低い場合には、出力端子１０７からＬレベル信号を出力
する回路構成になっている。なお、ＶＲＥＦの変動を抑
えるための容量１０８がＶＲＥＦピン１０１と接地電位
間に設けられている。

【０００６】ここで、半導体集積回路のインプットレシ
ーバの性能を表す指標としては電圧指標と時間指標があ
る。

【０００７】電圧指標はＶＲＥＦのＨレベルマージン及
びＬレベルマージンを指す。 外部基準電位ＶＲＥＦを
アドレスピン、データ入力ピン等の入力ピンの論理値判
定の基準電位として使用する半導体集積回路では、イン
プットレシーバがＶＲＥＦ電位と入力ピン電位とを比較
する。

【０００８】たとえば、入力ピンのＨレベル電位が２．
０Ｖ、Ｌレベル電位が１．０Ｖ、ＶＲＥＦ電位が１．５
Ｖで使用される半導体集積回路の場合を想定する。入力
ピンのＨレベル電位とＬレベル電位を固定したまま、Ｖ
ＲＥＦ電位を上下させて、半導体集積回路がどのような
ＶＲＥＦ電位で動作するかを試験する。理想的にはＶＲ
ＥＦ電位は入力ピンのＬレベル電位である１．０Ｖより
わずかながら高い電位（たとえば１．０１Ｖ）から、入
力ピンのＨレベル電位である２．０Ｖよりわずかながら
低い電位(たとえば１．９９Ｖ)まで動作するはずであ
る。しかしながら、現実には入力信号のオーバーシュー
ト、アンダーシュート、ＶＲＥＦ電位の揺れ、電源の揺
れ、インプットレシーバの特性などの影響から、半導体
集積回路が動作可能なＶＲＥＦ電位の範囲はもっと狭く
なる。

【０００９】たとえば、ある動作条件で、動作可能なＶ
ＲＥＦ電位の範囲が１．３Ｖから１．９Ｖであると仮定
する。外部基準電位ＶＲＥＦの設定値は１．５Ｖである
から、ＶＲＥＦを下げて行く方向では１．５Ｖから１．
３Ｖの差をとった０．２Ｖの電圧マージンがあることに
なる。これをＶＲＥＦのＬレベルマージンと呼ぶ。すな
わち、どの位まで外部ＶＲＥＦ電位を下げても入力ピン
のＬレベルが正しく取り込めるかがＶＲＥＦのＬレベル
マージンである。

【００１０】また、ＶＲＥＦを上げて行く方向では１．
９Ｖから１．５Ｖの差をとった０．４Ｖの電圧マージン
があることになる。これをＶＲＥＦのＨレベルマージン
と呼ぶ。すなわち、どの位まで外部ＶＲＥＦ電位を上げ
ても入力ピンのＨレベルが正しく取り込めるかがＶＲＥ
ＦのＨレベルマージンである。この場合ではＶＲＥＦの
ＨレベルマージンのほうがＶＲＥＦのＬレベルマージン
よりも０．２Ｖ大きい。

【００１１】ここで、半導体集積回路としてのマージン
はＶＲＥＦのＨまたはＬレベルのマージンの小さい方で
規定されるので、ＶＲＥＦのＨレベルマージンとＶＲＥ
ＦのＬレベルマージンが等しくなったときが半導体集積
回路としてのＶＲＥＦマージンが最大になる。この例で
はＶＲＥＦが１．６Ｖ、ＶＲＥＦのＨレベルのマージン
が０．３Ｖ、ＶＲＥＦのＬレベルのマージンが０．３Ｖ
の場合が半導体集積回路としてのＶＲＥＦマージンが最
大である。このようにＶＲＥＦ電位を１．５Ｖから１．
６Ｖに上げればチップとしてのＶＲＥＦマージンを改善
できる。しかし、マザーボード上に数十個の半導体記憶
装置を搭載する一般的なシステムではＶＲＥＦは複数の
半導体集積回路で共有されており、特定の半導体集積回
路の都合だけでＶＲＥＦ電位を変更することができな
い。

【００１２】半導体集積回路のインプットレシーバの性
能を表す時間指標としてセットアップタイム、ホールド
タイムがある。セットアップタイムとはインプットレシ
ーバが入力ピンのデータを正しく取り込むためにクロッ
クの上昇、下降、あるいは両エッジに対してどれだけ前
に入力ピンの状態（電位）が確定していなければならな
いかを時間で表した数値である。ホールドタイムとは半
導体集積回路のインプットレシーバが入力ピンのデータ
を正しく取り込むためにクロックの上昇、下降、あるい
は両エッジに対してどれだけ後まで入力ピンの状態（電
位）を保持していなければならないかを時間で表した数
値である。

【００１３】ここで、セットアップタイムもホールドタ
イムも短いほどインプットレシーバの高速性能が高い。
理想的にはＨレベルデータの取り込み時（入力データが
Ｌレベル→Ｈレベル→Ｌレベルと遷移する場合）のセッ
トアップ、ホールドタイムと、Ｌレベルデータの取り込
み時（入力データがＨレベル→Ｌレベル→Ｈレベルと遷
移する場合）のセットアップ、ホールドタイムは等しい
はずだが、現実にはそうならず、どちらかが他方より悪
くなる。外部から来る入力データとしてはＨレベル、Ｌ
レベルが混在しているので、半導体集積回路としてのセ
ットアップ、ホールドタイムはＨレベル取り込みのセッ
トアップ、ホールドタイムとＬレベル取り込みのセット
アップ、ホールドタイムとのいずれかの悪い方と等しく
なる。

【００１４】Ｈレベル取り込みのセットアップ、ホール
ドタイムとＬレベル取り込みのセットアップ、ホールド
タイムにはＶＲＥＦ電位依存性がある。ここで、ＶＲＥ
Ｆ電位を低くすると、Ｈレベル入力電位とＶＲＥＦ電位
の差が広がり、Ｈレベルデータが取り込みやすくなるの
で、Ｈレベル取り込みのセットアップ、ホールドタイム
は良くなるが、逆にＬレベル入力電位とＶＲＥＦ電位の
差が狭まり、Ｌレベルデータが取り込みにくくなるの
で、Ｌレベル取り込みのセットアップ、ホールドタイム
は悪くなる。反対にＶＲＥＦ電位を高くすると、Ｌレベ
ル取りこみのセットアップ、ホールドタイムは良くな
り、Ｈレベル取りこみのセットアップ、ホールドタイム
は悪くなる。

【００１５】上述のように、Ｈレベル取り込みのセット
アップ、ホールドタイムとＬレベル取り込みのセットア
ップ、ホールドタイムは相補の関係(どちらかが良くな
ると、もう一方が悪くなる)があるので、半導体集積回
路としてのセットアップタイム、ホールドタイムを最小
にするにはＨレベル取り込みのセットアップ、ホールド
タイムとＬレベル取り込みのセットアップ、ホールドタ
イムを等しくすれば良い。また、上述のようにＨレベル
取り込みのセットアップ、ホールドタイムとＬレベル取
り込みのセットアップ、ホールドタイムにはＶＲＥＦ電
位依存性があるので、ＶＲＥＦ電位を最適な電位にセッ
トすることでＨレベル取り込みのセットアップ、ホール
ドタイムとＬレベル取り込みのセットアップ、ホールド
タイムを等しくすることが可能である。

【００１６】ここで、ＶＲＥＦ電位を使用しているのも
のが当該半導体集積回路だけであるならばＶＲＥＦ電位
を最適な電位に変更することができるが、実際には上述
の通り、ＶＲＥＦ電位はシステム上で他の半導体集積回
路と共通に使われており、あるひとつの半導体集積回路
だけの都合でＶＲＥＦ電位を変更することができない。
たとえば、あるシステムで共通のＶＲＥＦとして１．５
Ｖなる電位が使われていたとする。あるひとつの半導体
集積回路としてはＶＲＥＦ電位が１．６Ｖの時にセット
アップ、ホールドタイムが最短になることがわかってい
るが、そのシステム上の他の半導体集積回路ではＶＲＥ
Ｆが１．５Ｖであることが最良である場合、ＶＲＥＦ電
位を１．５Ｖから変更するわけには行かない。

【００１７】

【発明が解決しようとする課題】以上のような従来の半
導体集積回路では、以下の課題が生じる。

【００１８】上述の通り、半導体集積回路の入力ピンの
セットアップ、ホールドタイムには外部ＶＲＥＦ電位に
依存性があり、外部ＶＲＥＦ電位を調整することによ
り、セットアップ、ホールドタイムを最小にでき、かつ
ＶＲＥＦのＨレベルマージン、ＶＲＥＦのＬレベルマー
ジンを拡大できることがわかっている。しかし、システ
ムを構成し、ＶＲＥＦを共通に使用しているほかの半導
体集積回路との兼ね合いがあり、外部ＶＲＥＦ電位を変
更できないという課題がある。

【００１９】なお、特開平７−７９１４９号公報には、
その図１などに半導体集積回路外部に抵抗を取り付け
て、プリント基板に実装した時のノイズ状況に合わせ
て、信号入力回路の高低２つの比較電圧を調整してノイ
ズマージンを大きくする技術が記載されているが、外部
ＶＲＥＦのレベルを半導体集積回路内部で別の電位に変
換して、入力回路において比較判定する点は記載されて
いない。

【００２０】本発明の目的は以上のような従来技術の課
題を解決することにある。

【００２１】特に、本発明の目的は、Ｈレベル取り込み
セットアップ、ホールドタイムとＬレベル取り込みセッ
トアップ、ホールドタイムをできるだけ近づけ、かつＶ
ＲＥＦのＨレベルマージンとＶＲＥＦのＬレベルマージ
ンとができるだけ近くなるようなＶＲＥＦ電位を入力回
路に提供し、好ましいセットアップ、ホールドタイム、
ＶＲＥＦのＨレベルマージン、ＶＲＥＦのＬレベルマー
ジンが得られるような半導体集積回路を提供することで
ある。

【００２２】

【課題を解決するための手段】上記課題を解決するため
に、本発明によれば、ｎ−１個（ｎは２以上の自然数）
の外部基準電位 （ＶＲＥＦ１、ＶＲＥＦ２、...、ＶＲ
ＥＦｎ−１）が入力され、前記外部基準電位とは異なる
内部基準電位（ＶＲＥＦｉ１、ＶＲＥＦｉ２、...、Ｖ
ＲＥＦｉｎ−１）を出力する基準電位変換回路と、前記
基準電位変換回路の出力電位（ＶＲＥＦｉ１、ＶＲＥＦ
ｉ２、...、ＶＲＥＦｉｎ−１）が基準電位として入力
され、データ信号が入力され、入力されたデータ信号と
ｎ−１値の基準電位とを比較判定して、判定結果を出力
する入力回路とを有することで、好ましいセットアッ
プ、ホールドタイム、ＶＲＥＦのＨレベルマージン、Ｖ
ＲＥＦのＬレベルマージンが得られるような半導体集積
回路を提供できる。

【００２３】さらに本発明の別の態様によれば、入出力
端子部と、この入出力端子部に接続されたデータ信号線
及び外部基準信号線とを有するマザーボードと、前記外
部基準信号線に接続され、ｎ−１個（ｎは２以上の自然
数）の外部基準電位 （ＶＲＥＦ１、ＶＲＥＦ２、...、
ＶＲＥＦｎ−１）が入力され、前記外部基準電位とは異
なる別の電位（ＶＲＥＦｉ１、ＶＲＥＦｉ２、...、Ｖ
ＲＥＦｉｎ−１）を出力する基準電位変換回路と、前記
基準電位変換回路の出力電位（ＶＲＥＦｉ１、ＶＲＥＦ
ｉ２、...、ＶＲＥＦｉｎ−１）が基準電位として入力
され、前記データ信号線からデータ信号が入力され、入
力されたデータ信号とｎ−１値の基準電位とを比較判定
して、判定結果を出力する入力回路とを有し、前記マザ
ーボード上に搭載された複数個の半導体集積回路とを具
備する半導体装置システムとして、好ましいセットアッ
プ、ホールドタイム、ＶＲＥＦのＨレベルマージン、Ｖ
ＲＥＦのＬレベルマージンが得られるような半導体集積
回路を搭載した半導体装置システムを提供できる。

【００２４】

【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。 （第１の実施の形態）本発明にかかる第１の実施の形態
にかかる半導体集積回路を、図１を用いて説明する。

【００２５】図１は本発明の第１の実施の形態に関わる
半導体集積回路の構成を示すブロック図である。図１に
係る部分は半導体集積回路の入力回路周辺部分に相当
し、半導体記憶装置の場合ではここからメモリセル領域
（図示せず）中のセンスアンプなどへ信号が伝達され
る。インプットレシーバ１は入力端子２,ＲＥＦ端子３,
クロック端子４,出力端子５の4つの端子を持っている。
インプットレシーバ１はクロック端子４から入力される
ＣＬＯＣＫ信号の上昇エッジの瞬間に、入力端子２から
入力される電位と、ＲＥＦ端子３から入力される電位と
を比較し、入力端子２の電位がＲＥＦ端子３の電位より
高い場合に、出力端子５からＨレベルの出力信号を出力
する。

【００２６】インプットレシーバ１の入力端子２には外
部データ端子６が接続され、クロック端子４には半導体
集積回路外部から供給されるか、もしくは半導体集積回
路内部で作られたＣＬＯＣＫ信号が入力される。外部Ｖ
ＲＥＦ端子７は基準電位変換回路８のＲＥＦＩＮ端子９
に接続される。基準電位変換回路８の出力であるＲＥＦ
ＯＵＴ端子１０は内部基準電位を伝播するＶＲＥＦｉ配
線１１に接続され、ＶＲＥＦｉ配線１１はインプットレ
シーバ１のＲＥＦ端子３に接続される。ここで、内部基
準電位ＶＲＥＦｉの変動を抑えるための容量１２がＶＲ
ＥＦｉ配線１１と接地電位間に設けられている。

【００２７】次に基準電位変換回路８の詳細例は図２に
示される通りである。入力端子ＲＥＦＩＮ９は第１の抵
抗１３の一方の端子に接続され、他方の端子はＲＥＦＯ
ＵＴ端子１０に接続されている。第２の抵抗１４の一方
の端子はＲＥＦＯＵＴ端子１０に接続され、他方の端子
は接地電位に接続されている。本実施の形態では内部Ｖ
ＲＥＦｉ電位を外部ＶＲＥＦ電位の０．９倍の関係を持
たせる場合としている。このような構成を持つ回路で、
第１の抵抗１３と第２の抵抗１４の抵抗比を９：１に設
定(たとえば第１の抵抗１３を９Ｋ ｏｈｍ，第２の抵
抗１４を１Ｋｏｈｍ)すると、ＶＲＥＦｉ配線１１には
ＶＲＥＦ×０．９なる電圧が現れ、インプットレシーバ
１のＲＥＦ端子３にはＶＲＥＦｉ＝ＶＲＥＦ×０．９な
る電圧がかかることになる。

【００２８】次にインプットレシーバ１の詳細例は図３
に示される通りである。インプットレシーバ１は、第１
乃至第５のＮＭＯＳトランジスタ１５，１７，１８，１
９，２０、第１及び第２のＰＭＯＳトランジスタ１６，
２１を有している。第１のＮＭＯＳトランジスタ１５は
ゲートがＩＮ端子２に接続されていて、ドレインは第２
のＮＭＯＳトランジスタ１７のソースに接続されてい
る。第２のＮＭＯＳトランジスタ１７のドレインは第１
ＰＭＯＳトランジスタ１６のドレインに接続され、ゲー
トはＯＵＴ端子５及び第１ＰＭＯＳトランジスタ１６の
ゲートに接続されている。第１のＰＭＯＳトランジスタ
１６は、ソースが電源電位に接続されている。第３のＮ
ＭＯＳトランジスタ１８はソースが接地電位に接続さ
れ、ゲートがクロック端子４に接続され、ドレインが第
１ＮＭＯＳトランジスタ１５のソースに接続されてい
る。第４のＮＭＯＳトランジスタ１９はドレインがＯＵ
Ｔ端子５に接続され、ゲートが第２ＮＭＯＳトランジス
タ１７、第１ＰＭＯＳトランジスタ１６のそれぞれのド
レインに接続されている。第５のＮＭＯＳトランジスタ
２０はそのゲートがＲＥＦ端子３に接続され、ソースが
第３のＮＭＯＳトランジスタ１８のドレインに接続さ
れ、ドレインが第４のＮＭＯＳトランジスタ１９のソー
スに接続されている。さらに第２のＰＭＯＳトランジス
タ２１はそのソースが電源電位に接続され、ドレインが
ＯＵＴ端子５に接続され、ゲートが第１ＰＭＯＳトラン
ジスタ１６のドレイン、第２ＮＭＯＳトランジスタ１７
のドレイン及び第４のＮＭＯＳトランジスタ１９のゲー
トに接続されている。

【００２９】図１の回路の動作波形は図４に示される通
りである。ここでは外部ＶＲＥＦ端子７の電位は１．５
Ｖで一定であり、外部データ端子６の電位はＬレベル電
位を１．０Ｖとし、Ｈレベル電位を２．０Ｖとした振幅
１．０Ｖの信号が入力されている。ＣＬＯＣＫ信号の最
初の上昇エッジではデータ電位はＶＲＥＦ電位より大き
いため、出力端子５からはＨレベル信号が出力される。
ＣＬＯＣＫ信号の２番目の上昇エッジではデータ電位は
ＶＲＥＦ電位よりも小さいため、出力端子５からはＬレ
ベル信号が出力される。以下、この繰り返しで、ＣＬＯ
ＣＫ信号の奇数番目の上昇エッジではＨレベルを、ＣＬ
ＯＣＫ信号の偶数番目の上昇エッジではＬレベルを取り
込む。このような構成を持った半導体集積回路におい
て、ＣＬＯＣＫ信号の上昇エッジのタイミングをデータ
ピンのタイミングに対して前後させ、かつ外部ＶＲＥＦ
端子７から入力する電位を上下させて出力端子５から出
力される信号を試験する。

【００３０】図５にＣＬＯＣＫ信号の上昇エッジの奇数
番目に正しくＨレベルが取り込まれた場合をパス(ｐａ
ｓｓ)、誤ってＬレベルが取りこまれた場合をフェイル
（ｆａｉｌ）と判定したシュムープロット（Ｓｃｈｍｏ
ｏ Ｐｌｏｔ）を示す。この図５中でパス領域は実線の
斜線で示された領域に相当し、フェイル領域がパス領域
の外側の点線で示された領域に相当する。このシュムー
プロットでは縦軸に外部ＶＲＥＦ端子７の電位、横軸に
クロック端子４の上昇エッジのタイミングを示す。この
シュムープロットの横軸の左端、右端、中心はそれぞれ
入力端子２がＬレベルからＨレベルに遷移する瞬間、入
力端子２がＨレベルからＬレベルに遷移する瞬間、ＣＬ
ＯＣＫ信号の上昇エッジがちょうど入力端子２の電位が
遷移するタイミングの中心に来た瞬間に相当する（シュ
ムープロット上のデータ波形参照）。このシュムープロ
ットでパス領域とフェイル領域の境界線と外部ＶＲＥＦ
端子７の電位が１．５Ｖの線の交点を求め、左側をａ
点、右側をｂ点とする。

【００３１】シュムープロットの左端とａ点との時間差
は、ＣＬＯＣＫ信号の上昇エッジに対してどれだけ前に
入力端子２がＨレベルになっていればＨレベルのデータ
が正しく取り込めるかを示していて、Ｈレベルのデータ
取り込みのセットアップタイムに相当する。シュムープ
ロットの右端とｂ点との時間差は、ＣＬＯＣＫ信号の上
昇エッジに対してどれだけ外部データ端子６をＨレベル
に保持しておけばＨレベルのデータが正しく取り込める
かを示していて、Ｈレベルのデータ取り込みのホールド
タイムに相当する。この図５の場合はＨレベルデータ取
り込みのセットアップタイムは１００ｐｓ、 ホールド
タイムも１００ｐｓである。

【００３２】ＣＬＯＣＫ信号の上昇エッジの瞬間、つま
り横軸の中心を鉛直方向上側に伸ばした直線とパス領域
とフェイル領域の境界線の交点をｇとすると、外部ＶＲ
ＥＦ端子７が１．５Ｖの電位の線とｇ点との電位差４０
０ｍＶは、どれだけ外部ＶＲＥＦ端子７の電位が１．５
Ｖより高くなってもＨレベルデータが正しく取り込まれ
るかを表わしており、ＶＲＥＦのＨレベルマージンに相
当する。

【００３３】図６にＣＬＯＣＫ信号の上昇エッジの偶数
番目に正しくＬレベルが取り込まれた場合をパス、誤っ
てＨレベルが取りこまれた場合をフェイルと判定したシ
ュムープロットを示す。この図６中でパス領域は実線で
示された領域に相当し、フェイル領域がパス領域の外側
の点線で示された領域に相当する。このシュムープロッ
トでは縦軸に外部ＶＲＥＦ端子７の電位、横軸にクロッ
ク端子４の上昇エッジのタイミングを示す。このシュム
ープロットの横軸の左端、右端、中心はそれぞれ入力端
子２がＨレベルからＬレベルに遷移する瞬間、入力端子
２がＬレベルからＨレベルに遷移する瞬間、ＣＬＯＣＫ
信号の上昇エッジがちょうど入力端子２の電位が遷移す
るタイミングの中心に来た瞬間に相当する（シュムープ
ロット上のデータ波形参照）。

【００３４】このシュムープロットでパス領域とフェイ
ル領域の境界線と外部ＶＲＥＦ端子７の１．５Ｖの電位
の線との交点を求め、左側をc点、右側をd点とする。シ
ュムープロットの左端とc点との時間差は、クロックの
上昇エッジに対してどれだけ前に入力端子２がＬレベル
になっていればＬレベルのデータが正しく取り込めるか
を示していて、Ｌレベル取り込みのセットアップタイム
に相当する。

【００３５】シュムープロットの右端とｄ点との時間差
は、ＣＬＯＣＫ信号の上昇エッジに対してどれだけ外部
データ端子６をＬレベルに保持しておけばＬレベルのデ
ータが正しく取り込めるかを示していて、Ｌレベル取り
込みのホールドタイムに相当する。この図６の場合はＨ
レベルのデータ取り込みのセットアップタイムは２００
ｐｓ, ホールドタイムも２００ｐｓである。ＣＬＯＣＫ
信号の下降エッジの瞬間、つまり横軸の中心を鉛直方向
下側に伸ばした直線とパス領域とフェイル領域の境界線
の交点をｈとすると、１．５Ｖの外部ＶＲＥＦ端子７の
電位の線とｈ点の電位差２００ｍＶは、どれだけ外部Ｖ
ＲＥＦ端子７の電位が１．５Ｖより低くなってもＬレベ
ルデータが正しく取り込まれるかを表わしていて、ＶＲ
ＥＦのＬレベルマージンに相当する。

【００３６】図７に図５と図６の合成シュムープロット
を示す。このシュムープロットのパス領域が半導体集積
回路として正しくデータを取り込める領域である。この
シュムープロットでパス領域とフェイル領域の境界線と
外部ＶＲＥＦ端子７の１．５ＶのＶＲＥＦの線との交点
を求め、左側をｅ点、右側をｆ点とする。シュムープロ
ットの左端とｅ点との時間差は、ＣＬＣＯＫ信号の上昇
エッジに対してどれだけ前に入力端子２が確定していれ
ばデータが正しく取り込めるかを示していて、セットア
ップタイムに相当する。シュムープロットの右端とｆ点
との時間差は、クロック信号の上昇エッジに対してどれ
だけ入力端子２を保持しておけばデータが正しく取り込
めるかを示していて、ホールドタイムに相当する。

【００３７】この図７の場合ではセットアップタイムは
２００ｐｓ、 ホールドタイムも２００ｐｓであり、図
６で示したＬレベルデータの取り込みのセットアップ、
ホールドタイムと等しいことがわかる（シュムープロッ
ト上のデータ波形参照）。つまり、半導体集積回路とし
てのセットアップ、ホールドタイムはＬレベルデータ取
りこみのセットアップ、ホールドタイムで律速されてい
る。ここでは、この図から、セットアップ、ホールドタ
イムにはＶＲＥＦ電位依存性があることがわかる。ＶＲ
ＥＦ電位を１．５Ｖから１．６Ｖに上げればセットアッ
プ、ホールドタイムを１５０ｐｓまで改善できる。ま
た、同じようにＶＲＥＦ電位を１．５Ｖから１．６Ｖに
上げればＶＲＥＦのＨレベルのマージンとＶＲＥＦのＬ
レベルのマージンを等しく３００ｍＶずつにすることが
できる。

【００３８】ここで、上述したように一般的なシステム
ではＶＲＥＦは複数の半導体集積回路で共有されてお
り、その半導体集積回路の都合だけで電位を変更するこ
とができないが、本実施の形態を適用することによりＶ
ＲＥＦを個別の半導体集積回路ごとに最適な値に変更で
き、個々の半導体集積回路のセットアップタイム、ホー
ルドタイムを最小とすることができる。また、内部基準
電位を変化させることで、Ｈレベル取り込み時の電圧マ
ージンとＬレベル取り込み時の電圧マージンとを等しく
する、もしくは近づけることができ、半導体集積回路と
してのデータ取り込み時の電圧マージンを向上すること
ができる。このため、ノイズが信号線に乗って、フェイ
ルとなっていた場合でも本実施の形態ではパスとなる可
能性が増加する。なお、本実施の形態では、わずかにふ
たつの抵抗素子を追加するだけで実現できる点で、高集
積化された半導体集積回路に適用した場合のスケールメ
リットがある。

【００３９】ここで、本実施の形態は特に半導体記憶装
置に限定して適用されるものではなく、メモリ混載論理
集積回路やＭＰＵなどの入力回路周辺にも同様に適用で
きる。

【００４０】また、半導体集積回路を搭載するマザーボ
ードとの相性により、搭載後に特性測定を行って、適
宜、内部基準電位ＶＲＥＦｉの電位を変更することも可
能である。 （第１の実施の形態の変形例）図８に示されるように第
１の実施の形態で示された、外部ＶＲＥＦ端子７から、
ＲＥＦ端子３までの外部基準電位変換回路８を含んだ回
路を複数個、例えばｎ−１個（ｎは自然数）設けて、
（ｎ−１）値の外部基準電位を使用してｎ値のデータを
取り込むインプットレシーバ２２にも第１の実施の形態
で示した外部基準電位変換回路８を複数個設けることで
適用できる。ここでは、ＶＲＥＦ端子７、基準電位変換
回路８、ＶＲＥＦｉ配線１１、容量１２及びＲＥＦ端子
３、出力端子５はそれぞれｎ個設けられている。論理値
が３以上の入力データが入力端子２に入力されて、複数
のＶＲＥＦ端子７はそれぞれ電位が異なる外部基準電位
が与えられ、それに対応して出力端子５から論理値が３
以上の出力データが出力される。

【００４１】このように構成することで、（ｎ−１）値
の外部基準電位であっても内部基準電位を生成でき、半
導体集積回路のセットアップタイム、ホールドタイムを
最小とすることができる。さらに内部基準電位を変化さ
せることで、Ｈレベル取り込み時の電圧マージンとＬレ
ベル取り込み時の電圧マージンとを等しくする、もしく
は近づけることができ、半導体集積回路としてのデータ
取り込み時の電圧マージンを向上することができる。第
１の実施の形態では入力データの論理値が２値であり、
外部基準電位ＶＲＥＦがひとつだけである例について説
明したが、このように入力データの論理値が３値以上で
外部基準電位ＶＲＥＦが複数ある場合も同様に実現でき
る。 （第２の実施の形態）次に、内部ＶＲＥＦｉ電位をＶＲ
ＥＦ電位より０．１Ｖだけ高くなる関係を持たせる場合
を説明する。本実施の形態における半導体集積回路のブ
ロック図は第１の実施の形態に関わる半導体集積回路の
ブロック図である図１と同様である。ここでは、第１の
実施の形態と異なる基準電位変換回路の詳細回路につい
て説明する。図９に本発明の第２の実施の形態に関わる
基準電位変換回路の回路図を示す。

【００４２】ここでは、ＲＥＦＩＮ端子９がオペレーシ
ョナルアンプ２３の負端子２４に接続されている。オペ
レーショナルアンプ２３の正端子２５は基準電位変換回
路内のＲＥＦＣＯＰＹノード２６に、出力端子２７はＮ
ＭＯＳトランジスタ２８のゲート端子に接続されてい
る。このＮＭＯＳトランジスタ２８のドレイン端子はＲ
ＥＦＣＯＰＹノード２６に、ソース端子は接地電位に接
続されている。ＲＥＦＣＯＰＹノード２６には例えば抵
抗値１Ｋｏｈｍの抵抗素子２９の一端が接続されてい
る。この抵抗素子２９の他端はＲＥＦＯＵＴ端子１０に
接続されている。また、ＲＥＦＯＵＴ端子１０には定電
流源３０が接続されている。この定電流源３０は例え
ば、１００μＡの定電流を流すものとする。

【００４３】半導体記憶装置の場合、メモリセルに複数
種の電位が必要であり、その電位を半導体記憶装置内で
発生させるために定電流源を複数個有していて、その回
路構成を流用して入力回路周辺に定電流源を配置するこ
とができる。

【００４４】オペレーショナルアンプ２３は正端子２５
に入力される電位が負端子２４に入力される電位よりも
高い場合に、出力端子２７からＨレベルを出力し、逆な
らＬレベルを出力する。この例ではＲＥＦＩＮ端子９よ
りもＲＥＦＣＯＰＹノード２６の電位が高いと出力端子
２７がＨレベルになるため、ＮＭＯＳトランジスタ２８
がオン状態になり、ＲＥＦＣＯＰＹノード２６の電位が
下降する。逆に、ＲＥＦＩＮ端子９よりもＲＥＦＣＯＰ
Ｙノード２６の電位が低いと出力端子２７がＬレベルに
なるため、ＮＭＯＳトランジスタ２８がオフ状態にな
り、ＲＥＦＣＯＰＹノード２６の電位が上昇する。その
動作の繰り返しによりＲＥＦＣＯＰＹノード２６の電位
とＲＥＦＩＮ端子９の電位が等しくなったときに平衡状
態となる。

【００４５】従って、ＲＥＦＣＯＰＹノード２６にはＲ
ＥＦＩＮ端子９と同じ電位、すなわち外部基準電位ＶＲ
ＥＦが現れる。ここで、定電流源３０は抵抗素子２９と
ＮＭＯＳトランジスタ２８に１００μＡの電流を流す。
こうして抵抗素子２９の両端には１Ｋｏｈｍと１００μ
Ａの積である０．１Ｖの電位差が生じる。上述の通り、
ＲＥＦＣＯＰＹノード２６の電圧は外部基準電位ＶＲＥ
Ｆと等しいので、ＲＥＦＯＵＴ端子１０にはＶＲＥＦよ
りも０．１Ｖ分高い電位が出力される。従って、インプ
ットレシーバ１のＲＥＦ端子３にはＶＲＥＦｉとしてＶ
ＲＥＦに０．１Ｖを加えた分の電位がかかることにな
る。このようにこの実施の形態では、第１の実施の形態
と異なり、和の形式で、外部ＶＲＥＦ端子７の電位に対
して変化を加えた内部ＶＲＥＦｉ電位を生成することが
でき、容易にきめ細かく内部ＶＲＥＦｉ電位を生成でき
る。

【００４６】ここで、上述したように一般的なシステム
ではＶＲＥＦは複数の半導体集積回路で共有されてお
り、その半導体集積回路の都合だけで電位を変更するこ
とができないが、本実施の形態を適用することによりＶ
ＲＥＦを個別の半導体集積回路ごとに最適な値に変更で
き、個々の半導体集積回路のセットアップタイム、ホー
ルドタイムを最小とすることができる。このため、ノイ
ズが信号線に乗って、フェイルとなっていた場合でも本
実施の形態ではパスとなる可能性が増加する。さらに内
部基準電位を変化させることで、Ｈレベル取り込み時の
電圧マージンとＬレベル取り込み時の電圧マージンとを
等しくする、もしくは近づけることができ、半導体集積
回路としてのデータ取り込み時の電圧マージンを向上す
ることができるなお、本実施の形態は特に半導体記憶装
置に限定して適用されるものではなく、メモリ混載論理
集積回路やＭＰＵなどの入力回路周辺にも同様に適用で
きる。

【００４７】また、半導体集積回路を搭載するマザーボ
ードとの相性により、搭載後に特性測定を行って、適
宜、内部基準電位ＶＲＥＦｉの電位を変更することも可
能である。

【００４８】なお、第１の実施の形態で採用された回路
の出力であるＶＲＥＦｉをこの第２の実施の形態のＲＥ
ＦＩＮとして用いて、ＶＲＥＦｉ＝（ＶＲＥＦ×０．
９）+０．１Ｖという内部基準電圧を発生させることが
できる。

【００４９】さらに第１の実施の形態の変形例同様に本
実施の形態を変形させて適用することで、入力データの
論理値が３値以上で外部基準電位ＶＲＥＦが複数ある場
合も同様に実現できる。 （第３の実施の形態）第１及び第２の実施の形態では、
外部基準電位ＶＲＥＦと内部基準電位ＶＲＥＦｉの関係
が固定されている例について説明した。あらかじめその
半導体集積回路が使用される環境がわかっている場合
は、その環境に適した外部基準電位ＶＲＥＦと内部基準
電位ＶＲＥＦｉの関係を半導体集積回路上に作り込んで
おけば良いが、実際にはその半導体集積回路がどのよう
な環境で使用されるかわからない場合があり、そうした
場合にはその環境に適した外部基準電位ＶＲＥＦと内部
基準電位ＶＲＥＦｉとの関係もまたわからないことにな
る。そこで、この実施の形態ではヒューズによるプログ
ラミングや、レジスタセットによって外部基準電位ＶＲ
ＥＦと内部基準電位ＶＲＥＦｉとの関係を変えられるよ
うな機構を持つ半導体集積回路の例について示す。

【００５０】図１０に本実施の形態に関わる半導体集積
回路の構成であるブロック図を示す。インプットレシー
バ１は第１の実施の形態同様の構成を有している。イン
プットレシーバ１の入力端子２には外部データ端子６が
接続され、ＣＬＯＣＫ端子４には半導体集積回路外部か
ら供給されるか、もしくは半導体集積回路内部で作られ
たＣＬＯＣＫ信号が接続される。外部ＶＲＥＦ端子７は
基準電位変換回路３１のＲＥＦＩＮ端子３２に接続され
る。基準電位変換回路３１にはＲＥＦＩＮ端子３２、Ｒ
ＥＦＯＵＴ端子３３、ＣＴＲＬ端子３４の３つの端子が
あり、ＣＴＲＬ端子３４から入力される信号によってＲ
ＥＦＩＮ端子３２から入力された電位を別の電位に変換
してＲＥＦＯＵＴ端子３３から出力する。

【００５１】基準電位変換回路３１の出力であるＲＥＦ
ＯＵＴ端子３３は内部基準電位ＶＲＥＦｉ配線１１に接
続され、内部基準電位ＶＲＥＦｉ配線１１はインプット
レシーバ１のＲＥＦ端子３に接続されている。基準電位
変換回路３１のＣＴＲＬ端子３４へはセレクター３５か
らのＣＴＲＬ信号がＣＴＲＬ配線３６を介して入力され
ている。セレクター３５は第１入力端子３７、第２入力
端子３８、出力端子３９及びＳＥＬＥＣＴ端子４０の４
つの端子を有していて、ＳＥＬＥＣＴ端子４０から入力
されるＳＥＬＥＣＴ信号に基づいて、第１入力端子３７
または第２入力端子３８のいずれかの入力端子からの信
号を出力端子３９に出力する。この場合には例えばＳＥ
ＬＥＣＴ信号がＬレベルなら第１入力端子３７からの入
力信号、ＳＥＬＥＣＴ信号がＨレベルならば第２入力端
子３８からの入力信号を出力端子３９から出力されるも
のとして設定する。ここで、セレクター３５の第１入力
端子３７にはヒューズ４１からの出力信号が入力されて
いる。

【００５２】ヒューズ４１は例えばレーザーブローヒュ
ーズ、電気的溶断ヒューズ、絶縁膜破壊型ヒューズ等
の、一度情報を書き込めば二度と消すことができない、
いわゆる不可逆型の記憶素子が利用できる。この例では
ヒューズ４１には３ビットの情報を蓄えられるものとす
る。ヒューズからは出力端子４２からセレクター３５に
信号が出力されている。また、セレクター３５の第２入
力端子３８にはレジスタ４３からの出力信号が入力され
ている。レジスタ４３は例えばＤＲＡＭ素子、ＳＲＡＭ
素子、ＥＰＲＯＭ素子、フリップフロップ等の、一度書
きこんだ情報を再度書き直すことができる、可逆型の記
憶素子を示している。この例ではレジスタ４３には３ビ
ットの情報を蓄えられるものとする。レジスタ４３から
は出力端子４４からセレクター３５に信号が出力されて
いる。

【００５３】ここで、図１１には本実施の形態の基準電
位変換回路３１の回路図が示される。基準電位変換回路
３１は一例としてオペレーショナルアンプ４５、第１乃
至第４のＮＭＯＳトランジスタ４６，４７，４８，４
９、第１乃至第３の抵抗素子５０，５１，５２、及び定
電流源５３を有している。基準電位変換回路３１のＲＥ
ＦＩＮ端子３２がオペレーショナルアンプ４５の負端子
５４に接続されている。このオペレーショナルアンプ４
５の正端子５５は基準電位変換回路３１内のＲＥＦＣＯ
ＰＹノード５６に、出力端子５７はＮＭＯＳトランジス
タ４６のゲート端子に接続されている。第１のＮＭＯＳ
トランジスタ４６のドレイン端子はＲＥＦＣＯＰＹ端子
５６に、ソース端子は接地電位に接続されている。

【００５４】定電流源５３は、例えば１０μＡの定電流
を流すものである。第１乃至第３の抵抗素子５０，５
１，５２はそれぞれ例えば１Ｋｏｈｍ，２Ｋｏｈｍ、４
Ｋｏｈｍの抵抗値を持つ抵抗素子である。オペレーショ
ナルアンプ４５は正端子５５に入力される電位が負端子
５４に入力される電位よりも高い場合に、出力端子５７
からＨレベル電位の信号を出力し、逆の場合にＬレベル
電位の信号を出力する。

【００５５】この例ではＲＥＦＩＮ端子３２よりもＲＥ
ＦＣＯＰＹノード５６の電位が高いと出力端子５７の電
位はＨレベルになるため、第１のＮＭＯＳトランジスタ
４６がオン状態になり、ＲＥＦＣＯＰＹノード５６の電
位が下降する。逆に、ＲＥＦＩＮ端子３２よりもＲＥＦ
ＣＯＰＹノード５６の電位が低いと出力端子５７がＬレ
ベルになるため、第１ＮＭＯＳトランジスタ４６がオフ
状態になり、ＲＥＦＣＯＰＹノード５６の電位が上昇す
る。その繰り返しでＲＥＦＣＯＰＹノード５６の電位と
ＲＥＦＩＮ端子３２の電位が等しくなったときに平衡状
態となる。その場合に、ＲＥＦＣＯＰＹノード５６には
ＲＥＦＩＮ端子３２と同じ電位、すなわち外部基準電位
ＶＲＥＦと等しい電位が現れる。この例では３ビットの
例であるため、基準電位変換回路３１のＣＴＲＬ端子３
４から入力されたＣＴＲＬ信号は各ビットの信号ＣＴＲ
Ｌ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜２＞は第２乃至
第４のＮＭＯＳとランジスタ４７，４８，４９のゲート
にそれぞれ接続される。ここで、これらＮＭＯＳトラン
ジスタ４７，４８，４９のオン抵抗は無視できるほど小
さいものとする。

【００５６】たとえば、ＣＴＲＬ＜０＞＝ＣＴＲＬ＜１
＞＝ＣＴＲＬ＜２＞＝Ｈレベルの場合には、第２乃至第
４のＮＭＯＳトランジスタ４７，４８，４９がオンにな
り、定電流源５３からの電流は第１乃至第３の抵抗素子
５０，５１，５２を流れずに第２乃至第４のＮＭＯＳト
ランジスタ４７，４８，４９を流れる。上述の通り、第
２乃至第４のＮＭＯＳトランジスタ４７，４８，４９の
オン抵抗は無視できるほど小さいため、ＲＥＦＯＵＴ端
子３３の電位とＲＥＦＣＯＰＹノード５６の電位は等し
くなり、ＲＥＦＯＵＴ端子３３にはＲＥＦＩＮ端子３２
の電位と等しい電位、すなわち外部基準電位ＶＲＥＦと
等しい電位が現れる。

【００５７】また、ＣＴＲＬ＜０＞＝ＣＴＲＬ＜１＞＝
ＣＴＲＬ＜２＞＝Ｌレベルの場合は第２乃至第４のＮＭ
ＯＳトランジスタ４７，４８，４９がオフになり、定電
流源５３は第１乃至第３の抵抗素子５０，５１，５２と
題１のＮＭＯＳトランジスタ４６に１０μＡの電流を流
す。この場合には、第１乃至第３の抵抗素子５０，５
１，５２の両端にはそれぞれ１０ｍＶ，２０ｍＶ，４０
ｍＶの電位差が生じる。上述の通り、ＲＥＦＣＯＰＹノ
ード５６の電圧は外部基準電位ＶＲＥＦと等しいので、
ＲＥＦＯＵＴ端子３３には外部基準電位ＶＲＥＦよりも
７０ｍＶ高い電位が出力される。すなわち、ＣＴＲＬ信
号の組合せによってＲＥＦＯＵＴ端子３３には１０ｍＶ
刻みでＶＲＥＦからＶＲＥＦ＋７０ｍＶまでの電位を出
力させることができる。この場合のＣＴＲＬ信号のＨレ
ベルまたはＬレベルの組合せと、ＲＥＦＯＵＴ端子３３
の電位との関係は下表１のようになる。

【００５８】

【表１】

【００５９】ここで、図１０に示された回路を持つ半導
体集積回路を、あるシステムに搭載した後、レジスタ４
３に“１１１”を書き込む。ここで、レジスタ４３はマ
ザーボード上に搭載された特定の半導体装置に組み込ん
で、マザーボード上のコントロールバスを介してマザー
ボード上に搭載された各半導体装置に入力させても良
い。また、各半導体装置内にレジスタを設けて制御して
もよい。そしてＳＥＬＥＣＴ信号をＨレベルにしてレジ
スタ４３に書き込まれたデータ“１１１”をＣＴＲＬ端
子３４に導く。すると基準電位変換回路３１ではＲＥＦ
ＯＵＴ３３電位はＲＥＦＩＮ３２電位と等しくなるの
で、内部ＶＲＥＦｉ電位は外部基準電位ＶＲＥＦと等し
くなる。

【００６０】この状態で、外部基準電位ＶＲＥＦを上下
に振り、ＶＲＥＦ電位のマージンを測定する。その結
果、このシステムでは内部基準電位ＶＲＥＦｉの電位を
外部基準電位ＶＲＥＦよりも５０ｍＶ高くした場合にＶ
ＲＥＦのＨレベルマージンとＶＲＥＦのＬレベルマージ
ンが等しくなり、システムとしてのＶＲＥＦマージンが
最も広くなることが判明したと仮定する。その場合、ヒ
ューズ４１あるいはレジスタ４３に上表１にあるように
“０１０”なるデータを書きこむ。ヒューズ４１に記録
されたデータを用いる場合にはＳＥＬＥＣＴ信号をＬレ
ベルに設定し、レジスタ４３に記録されたデータを用い
る場合にはＳＥＬＥＣＴ信号をＨレベルにする。以降は
内部ＶＲＥＦｉ電位は外部基準電位ＶＲＥＦよりも５０
ｍＶだけ高い電位になり、システムとして見た場合のＶ
ＲＥＦ電位マージンが拡大する。

【００６１】このように半導体集積回路ごとに内部基準
電位を最適な値に変化させることで、Ｈレベル取り込み
時のセットアップ、ホールドタイムと、Ｌレベル取り込
み時のセットアップ、ホールドタイムとを等しくする、
もしくは近づけることができ、半導体集積回路としての
セットアップ、ホールドタイムを改善することができ
る。さらに内部基準電位を変化させることで、Ｈレベル
取り込み時の電圧マージンとＬレベル取り込み時の電圧
マージンとを等しくする、もしくは近づけることがで
き、半導体集積回路としてのデータ取り込み時の電圧マ
ージンを向上することができる。

【００６２】なお、ヒューズ４１としてレーザーブロー
ヒューズを用いる場合には、ウェハー状態でヒューズを
切断しなければならないため、その半導体集積回路をパ
ッケージに封入後にヒューズを切断してデータを記録さ
せることができない。そのため、当該半導体集積回路を
実装したシステムを試験的にいくつか作ってＶＲＥＦ電
位マージンを測定して最適と思われるＣＴＲＬ信号の組
合せを見つけ、後続のロット内のウェハーをレーザーヒ
ューズブローする工程で、その組合せのデータを適用す
る。

【００６３】一方、ヒューズとして電気的に溶断できる
ヒューズ、絶縁膜破壊型ヒューズを用いれば、当該半導
体集積回路をシステムに実装し、ＶＲＥＦ電圧マージン
を測定した後でヒューズに最適と思われるＣＴＲＬ信号
の組合せを記録させることができるため、その半導体集
積回路とそのシステムの組合せで最適なＣＴＲＬ信号の
組合せを適用できるという利点がある。

【００６４】更に、ヒューズのかわりにレジスタを使用
すれば、いつでもＣＴＲＬ信号の組合わせを変更するこ
とができるので、当該半導体集積回路を一旦あるシステ
ムに実装した後に別のシステムに換装した場合でも、新
しいシステム上で最適と思われるＣＴＲＬ信号の組合せ
に書き換えることができるという利点が生じる。 （第４の実施の形態）本実施の形態では、第１乃至第３
の実施の形態にかかる半導体集積回路を複数個、例えば
２０個をマザーボード上に搭載する。図１２に示される
ようにマザーボード５８上には各半導体集積回路５９へ
入力されるアドレス信号線、データ線、クロック信号線
６０が配置されている。マザーボード５８上には外部シ
ステムとの信号の入出力を行う入出力端子部６１がその
表面の一辺の一部に設けられている。外部基準電位ＶＲ
ＥＦが入出力部６１からＶＲＥＦ信号配線６２を介し
て、各半導体集積回路５９に入力されている。各半導体
集積回路はここでは、実際には各リード６３はマザーボ
ード上に設けられたアドレス信号線、データ信号線、ク
ロック信号線６０に接続されているが、個別のリード６
３と各信号線との接続は図示していない。

【００６５】マザーボード５８上に搭載された半導体集
積回路５９はその特性に応じて、内部基準電位ＶＲＥＦ
ｉがマザーボード５８上で設定できる。本実施の形態を
適用することによりＶＲＥＦを個別の半導体集積回路ご
とに変更でき、個々の半導体集積回路のセットアップタ
イム、ホールドタイムを最小とした半導体装置システム
を提供することができる。さらに内部基準電位を変化さ
せることで、Ｈレベル取り込み時の電圧マージンとＬレ
ベル取り込み時の電圧マージンとを等しくする、もしく
は近づけることができ、個々の半導体集積回路としての
データ取り込み時の電圧マージンを向上させた半導体装
置システムを提供することができる。

【００６６】

【発明の効果】本発明によれば、内部基準電位を変化さ
せることで、Ｈレベル取り込み時のセットアップ、ホー
ルドタイムと、Ｌレベル取り込み時のセットアップ、ホ
ールドタイムとを等しくする、もしくは近づけることが
でき、半導体集積回路としてのセットアップ、ホールド
タイムを改善することができる。

【００６７】さらに内部基準電位を変化させることで、
Ｈレベル取り込み時の電圧マージンとＬレベル取り込み
時の電圧マージンとを等しくする、もしくは近づけるこ
とができ、半導体集積回路としてのデータ取り込み時の
電圧マージンを向上することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に関わる半導体集
積回路の構成を示すブロック図。

【図２】 本発明の第１の実施の形態に関わる基準電位
変換回路の回路図。

【図３】 本発明の第１の実施の形態に関わるインプッ
トレシーバの回路図。

【図４】 本発明の第１の実施の形態に関わる動作波形
図。

【図５】 本発明の第１の実施の形態に関わる奇数番目
のサイクルでＨレベルを取り込む場合のシュームプロッ
ト。

【図６】 本発明の第１の実施の形態に関わる偶数番目
のサイクルでＬレベルを取り込む場合のシュームプロッ
ト。

【図７】 本発明の第１の実施の形態に関わる図５と図
６の合成シュームプロット。

【図８】 本発明の第１の実施の形態の変形例に関わる
構成を示すブロック図。

【図９】 本発明の第２の実施の形態に関わる構成を示
すブロック図。

【図１０】 本発明の第３の実施の形態に関わる構成を
示すブロック図。

【図１１】 本発明の第３の実施の形態に関わる基準電
位変換回路の回路図。

【図１２】 本発明の第４の実施の形態に関わる半導体
装置システムの構成を示す斜視図。

【図１３】 従来の半導体集積回路の入力回路部分を表
すブロック図。

【符号の説明】

１、２２ インプットレシーバ ２ 入力端子 ３ ＲＥＦ端子 ４ クロック端子 ５，３９，４２，４４，５７ 出力端子 ６ 外部データ端子 ７ 外部ＶＲＥＦ端子 ８，３１ 基準電位変換回路 ９，３２ ＲＥＦＩＮ端子 １０，３３ ＲＥＦＯＵＴ端子 １１ ＶＲＥＦｉ配線 １２ 容量 １３ 第１の抵抗 １４ 第２の抵抗 １５，１７，１８，１９，２０ 第１乃至第５のＮＭＯ
Ｓトランジスタ １６、２１ 第１,第２のＰＭＯＳトランジスタ ２３，４５ オペレーショナルアンプ ２４，５４ 負端子 ２５，５５ 正端子 ２６，５６ ＲＥＦＣＯＰＹノード ２７，３９，４２，４４，５７ 出力端子 ２８ ＮＭＯＳトランジスタ ２９ 抵抗素子 ３０，５３ 定電流源 ３４ ＣＴＲＬ端子 ３５ セレクター ３６ ＣＴＲＬ配線 ３７ 第１入力端子 ３８ 第２入力端子 ４０ ＳＥＬＥＣＴ端子 ４１ ヒューズ ４３ レジスタ ４６，４７，４８，４９ 第１乃至第４のＮＭＯＳトラ
ンジスタ ５０，５１，５２ 第１乃至第３の抵抗素子 ５８ マザーボード ５９ 半導体集積回路 ６０ アドレス信号線、データ線、クロック信号線 ６１ 入出力端子部 ６２ ＶＲＥＦ信号配線 ６３ リード

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV15 BB01 BB02 BB05 BB10 BE09 BH02 BH03 BH12 BH19 CD06 DF01 DF04 DF05 EZ20 5F064 BB12 BB14 BB15 BB19 BB24 BB30 CC12 CC22 CC23 EE54 FF08 FF27 FF42 FF45 5H420 NA31 NB02 NB22 NB25 NC02 NE21 5J032 AB02 AC11

Claims (11)

【特許請求の範囲】
1. 【請求項１】ｎ−１個（ｎは２以上の自然数）の外部基
   準電位 （ＶＲＥＦ１、ＶＲＥＦ２、...、ＶＲＥＦｎ−
   １）が入力され、前記外部基準電位とは異なる内部基準
   電位（ＶＲＥＦｉ１、ＶＲＥＦｉ２、...、ＶＲＥＦｉ
   ｎ−１）を出力する基準電位変換回路と、 前記基準電位変換回路の出力電位（ＶＲＥＦｉ１、ＶＲ
   ＥＦｉ２、...、ＶＲＥＦｉｎ−１）が基準電位として
   入力されて、ｎ通りの電位で表現されるｎ値のデータ信
   号が入力され、入力されたデータ信号とｎ−１値の基準
   電位とを比較判定して、判定結果を出力する入力回路と
   を有することを特徴とする半導体集積回路。
2. 【請求項２】前記外部基準電位（ＶＲＥＦ１、ＶＲＥＦ
   ２、...、ＶＲＥＦｎ−１）と変換後の内部基準電位
   （ＶＲＥＦｉ１、ＶＲＥＦｉ２、...、ＶＲＥＦｉｎ−
   １）の関係が、ＶＲＥＦｉｎ−１＝ＶＲＥＦｎ−１＋Ａ
   （ｎは２以上の自然数,Ａは０以外の有理数）であるよ
   うに前記基準電位変換回路が動作することを特徴とする
   請求項１記載の半導体集積回路。
3. 【請求項３】前記外部基準電位（ＶＲＥＦ１、ＶＲＥＦ
   ２、...、ＶＲＥＦｎ−１）と変換後の内部基準電位
   （ＶＲＥＦｉ１、ＶＲＥＦｉ２、 ...、ＶＲＥＦｉｎ−
   １）の関係が、ＶＲＥＦｉｎ−１＝Ｂ×ＶＲＥＦｎ−１
   （ｎは２以上の自然数,Ｂは０以外の有理数）であるよ
   うに前記基準電位変換回路が動作することを特徴とする
   請求項１記載の半導体集積回路。
4. 【請求項４】前記外部基準電位（ＶＲＥＦ１、ＶＲＥＦ
   ２、 ...、ＶＲＥＦｎ−１）と変換後の前記内部基準電
   位（ＶＲＥＦｉ１、ＶＲＥＦｉ２、...、ＶＲＥＦｉｎ
   −１）の関係が、ＶＲＥＦｉｎ−１＝Ｃ×ＶＲＥＦｎ−
   １＋Ｄ（ｎは２以上の自然数,Ｃ，Ｄは０以外の有理
   数）であるように前記基準電位変換回路が動作すること
   を特徴とする請求項１記載の半導体集積回路。
5. 【請求項５】データを保持する記憶回路と、 前記記憶回路に蓄えられたデータに基づいて前記外部基
   準電位（ＶＲＥＦ１、ＶＲＥＦ２、...、ＶＲＥＦｎ−
   １）と前記内部基準電位（ＶＲＥＦｉ１、ＶＲＥＦｉ
   ２、...、ＶＲＥＦｉｎ−１）との関係を変更する制御
   回路とをさらに具備することを特徴とする特許請求項１
   乃至４いずれか１項に記載の半導体集積回路。
6. 【請求項６】レーザー光によって切断するか切断しない
   かでデータを保持するレーザーブローヒューズと、 前記レーザーブローヒューズに蓄えられたデータに基づ
   いて前記外部基準電位（ＶＲＥＦ１、ＶＲＥＦ
   ２、...、ＶＲＥＦｎ−１）と前記内部基準電位（ＶＲ
   ＥＦｉ１、ＶＲＥＦｉ２、 ...、ＶＲＥＦｉｎ−１）と
   の関係を変更する制御回路とをさらに具備することを特
   徴とする特許請求項１乃至４いずれか１項に記載の半導
   体集積回路。
7. 【請求項７】電流によって溶断するか溶断しないかでデ
   ータを保持する電流溶断型ヒューズと、 前記電流溶断型ヒューズに蓄えられたデータに基づいて
   前記外部基準電位（ＶＲＥＦ１、ＶＲＥＦ２、...、Ｖ
   ＲＥＦｎ−１）と前記内部基準電位（ＶＲＥＦｉ１、Ｖ
   ＲＥＦｉ２、...、ＶＲＥＦｉｎ−１）との関係を変更
   する制御回路とをさらに具備することを特徴とする特許
   請求項１乃至４いずれか１項に記載の半導体集積回路。
8. 【請求項８】電圧によって絶縁膜を破壊するか破壊しな
   いかでデータを保持する絶縁膜破壊型ヒューズと、 前記絶縁膜破壊型ヒューズに蓄えられたデータに基づい
   て前記外部基準電位（ＶＲＥＦ１、ＶＲＥＦ２、...、
   ＶＲＥＦｎ−１）と前記内部基準電位（ＶＲＥＦｉ１、
   ＶＲＥＦｉ２、 ...、ＶＲＥＦｉｎ−１）との関係を変
   更する制御回路とをさらに具備することを特徴とする特
   許請求項１乃至４いずれか１項に記載の半導体集積回
   路。
9. 【請求項９】データを保持する記憶回路と、 前記記憶回路に蓄えられているデータを書き換える回路
   と、 前記記憶回路に蓄えられたデータに基づいて前記外部基
   準電位（ＶＲＥＦ１、ＶＲＥＦ２、...、ＶＲＥＦｎ−
   １）と前記内部基準電位（ＶＲＥＦｉ１、ＶＲＥＦｉ
   ２、...、ＶＲＥＦｉｎ−１）との関係を変更する制御
   回路とをさらに具備することを特徴とする特許請求項１
   乃至４いずれか１項に記載の半導体集積回路。
10. 【請求項１０】クロック信号の上昇、下降の両エッジ、
    もしくはどちらかのエッジのタイミングで、前記入力回
    路は入力されたデータ信号とｎ−１値の基準電位とを比
    較判定して、判定結果を出力することを特徴とする請求
    項１乃至９いずれか記載の半導体集積回路。
11. 【請求項１１】入出力端子部と、この入出力端子部に接
    続されたデータ信号線及び外部基準信号線とを有するマ
    ザーボードと、 前記外部基準信号線に接続され、ｎ−１個（ｎは２以上
    の自然数）の外部基準電位 （ＶＲＥＦ１、ＶＲＥＦ
    ２、...、ＶＲＥＦｎ−１）が入力され、前記外部基準
    電位とは異なる別の電位（ＶＲＥＦｉ１、ＶＲＥＦｉ
    ２、...、ＶＲＥＦｉｎ−１）を出力する基準電位変換
    回路と、前記基準電位変換回路の出力電位（ＶＲＥＦｉ
    １、ＶＲＥＦｉ２、 ...、ＶＲＥＦｉｎ−１）が基準電
    位として入力され、前記データ信号線からデータ信号が
    入力され、入力されたデータ信号とｎ−１値の基準電位
    とを比較判定して、判定結果を出力する入力回路とを有
    し、前記マザーボード上に搭載された複数個の半導体集
    積回路とを具備することを特徴とする半導体装置システ
    ム。