JP2009015418A

JP2009015418A - 定電圧出力回路

Info

Publication number: JP2009015418A
Application number: JP2007173902A
Authority: JP
Inventors: Otoya Sugai; 男也菅井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-07-02
Filing date: 2007-07-02
Publication date: 2009-01-22

Abstract

【目的】消費電力を抑えると共に集積度の悪化を抑えた定電圧出力回路を提供する。
【構成】本発明による定電圧出力回路は、中間点を介して互いに直列接続された少なくとも２つの抵抗素子からなると共に電源端子の一方と他方との間に接続される抵抗回路と、該電源端子の一方側の抵抗素子と該電源端子の一方との間に直列接続されて設定自在な定電流値の第１定電流回路と、該電源端子の他方側の抵抗素子に並列接続されて設定自在な定電流値の第２定電流回路と、該抵抗素子と定電圧出力端子とを接続する電圧中継路とを含む。
【選択図】図２

Description

本発明は、基準電圧として用いられ得る複数の定電圧を出力する定電圧出力回路に関する。

多様な機能回路を含む半導体集積回路があっては、その動作において基準となる定電圧を必要とするものが多い。このため、通常、かかる半導体集積回路には定電圧を出力する定電圧出力回路が備えられる。かかる定電圧出力回路は、電力を供給する定電圧電源とは異なり負荷変動による定電圧の変動が問題とはならないものの、製造プロセスのばらつきや温度変動による定電圧の変動が問題となる。そのため、何らかの調整回路や補償回路を備える必要がある。

ところで、かかる定電圧出力回路は複数の定電圧を得ることが求められることが多い。そこで、図１に示すような定電流源Ａに直列に複数の抵抗Ｒ１〜Ｒ３を接続し、電流Ｉ_refにより抵抗Ｒ１〜Ｒ３に生じる電位差を抵抗分割することで異なる電圧Ｖ１及びＶ２を得る方法が考えられる。しかし、かかる方法では出力電圧Ｖ１と出力電圧Ｖ２の比率は分割された２つの抵抗比によって一意に調整できるものの、かかる比率に独立して任意に出力電圧Ｖ１と出力電圧Ｖ２との電圧差を調整することができないという問題がある。

そこで、特許文献１は、製造プロセスの変動や温度変動に対する変動を低減させて高精度の複数の定電流を生成する定電流回路と共に、かかる複数の定電流回路を使用して複数の定電圧を得るシステム電源装置の構成を開示している。
特開２００６−１０９３４９号公報

しかし、かかる構成では回路構成が複雑になって消費電流が増えたり、半導体集積回路において大きな面積を占有して集積度を低くしてしまうという問題がある。

本発明の目的は、消費電力を抑えると共に集積度の悪化を抑えた定電圧出力回路を提供することである。

本発明による定電圧出力回路は、電位差のある一対の電源端子及び少なくとも２つの定電圧出力端子を含む定電圧出力回路であり、中間点を介して互いに直列接続された少なくとも２つの抵抗素子からなり、該電源端子の一方と他方との間に接続される抵抗回路と、該電源端子の一方側の抵抗素子と該電源端子の一方との間に直列接続されて設定自在な定電流値の第１定電流回路と、該電源端子の他方側の抵抗素子に並列接続されて設定自在な定電流値の第２定電流回路と、該抵抗素子と該定電圧出力端子とを接続する電圧中継路と、を含むことを特徴とする。

本発明による定電圧出力回路によれば、直列接続された複数の抵抗素子に流れる主電流を調整する第１電流調整回路と、該直列接続の途中で該主電流が分流され得られる分流電流を調整する第２電流調整回路を備える構成が与えられる。これにより、消費電力を抑えると共に集積度の悪化を抑えることができる。

本発明の実施例について添付の図面を参照しつつ詳細に説明する。

＜第１の実施例＞
図２は、第１の実施例を示し、本発明による定電圧出力回路の全体構成を示している。ここで、定電圧出力回路１０は、出力電圧Ｖ１と出力電圧Ｖ２を外部に出力するシステム電源装置である。定電圧出力回路１０は、電源端子ＶＤＤから接地端子ＧＮＤに向けて３つの電流路、すなわち電流路２１と、電流路２２と、電流路２３とを含み、電流路２３は途中で電流路２４と電流路２５とに分岐している。電源端子ＶＤＤ及び接地端子ＧＮＤは本発明の構成要素である電位差のある一対の電源端子を構成する。

電流路２１は、電源端子ＶＤＤから接地端子ＧＮＤに至る経路に沿って、基準電流Ｉ_refを供給する定電流源２０とｎＭＯＳトランジスタＭＮ１とが直列に接続され、定電流源２０の接地側がｎＭＯＳトランジスタＭＮ１のドレイン及びゲートに接続され、ｎＭＯＳトランジスタＭＮ１のソースが接地端子ＧＮＤに接続されている。

電流路２２は、電源端子ＶＤＤから接地端子ＧＮＤに至る経路に沿って、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ２とが直列に接続され、電源端子ＶＤＤがｐＭＯＳトランジスタＭＰ１のソースに接続され、ｐＭＯＳトランジスタＭＰ１のドレイン及びゲートがｎＭＯＳトランジスタＭＮ２のドレインに接続されていると共にバイアス電位端子３１に接続されている。ｎＭＯＳトランジスタＭＮ２のソースが接地端子ＧＮＤに接続され、ｎＭＯＳトランジスタＭＮ２のゲートがｎＭＯＳトランジスタＭＮ１のゲートに接続されると共にバイアス電位端子４１に接続されている。

電流路２１及び電流路２２はカレントミラー回路を構成し、電流路２１を流れる基準電流Ｉ_refをミラーリングしたミラー電流Ｉ_ref１が電流路２２に流れる。

電流路２３は、電源端子ＶＤＤから接地端子ＧＮＤに至る経路に沿って、電流調整回路３０、抵抗Ｒ１及び抵抗Ｒ２の順に直列に接続されている。抵抗Ｒ１と抵抗Ｒ２との間に中間点１１が構成される。抵抗Ｒ２の両端は出力端子Ｖ１及びＶ２に各々接続され電圧中継路を構成して電圧Ｖ１及びＶ２が出力される。中間点１１と接地端子ＧＮＤとの間には、抵抗Ｒ１と電流調整回路４０とが並列に接続される。これにより、電流路２３の電流Ｉ_trim1は、抵抗Ｒ１に流れる電流Ｉ_r1と電流路２５に流れる電流Ｉ_trim2とに分流される。直列接続された２つの抵抗素子すなわち抵抗Ｒ１及び抵抗Ｒ２は、本発明の構成要素である抵抗回路を構成する。本発明の構成要素である電圧中継路とは、定電圧出力端子の個数分の導通線からなる線路であり、抵抗Ｒ１や抵抗Ｒ２等の抵抗素子と出力端子Ｖ１及びＶ２等の定電圧出力端子との間を接続してかかる抵抗素子に生じる電圧を外部に中継する線路である。

電流調整回路３０は、第１の定電流回路を構成し、電流源となる複数のｐＭＯＳトランジスタＰ１〜Ｐ（ｎ）（ｎは正数）が並列接続されたアレイ構成からなる。ｐＭＯＳトランジスタＰ１〜Ｐ（ｎ）の複数のゲートは、各々が設定スイッチＦ１１〜Ｆ１ｎを介して電源端子ＶＤＤ及びバイアス電位端子３１の何れかに選択的に接続される。（ｎは正数）
電流調整回路４０は、第２の定電流回路を構成し、電流調整回路３０と同様の構成であり、電流源となる複数のｎＭＯＳトランジスタＮ１〜Ｎ（ｎ）（ｎは正数）が並列接続されたアレイ構成からなる。ｎＭＯＳトランジスタＮ１〜Ｎ（ｎ）の複数のゲートは、各々が設定スイッチＦ２１〜Ｆ２ｎを介してバイアス電位端子４１及び接地端子ＧＮＤの何れかに選択的に接続される。設定スイッチＦ１１〜Ｆ１ｎ及び設定スイッチＦ２１〜Ｆ２ｎの設定を制御する回路を外部からの熱印加により溶断する材料で造作することにより、設定スイッチＦ１１〜Ｆ１ｎ及び設定スイッチＦ２１〜Ｆ２ｎの切替状態を固定的に設定することができる。

図２を参照して、第１の実施例における動作を説明すると、基準電流Ｉ_refをｎＭＯＳトランジスタＭＮ１とｐＭＯＳトランジスタＭＮ２で構成されたカレントミラーによって、ｎＭＯＳトランジスタＭＮ２に流れる電流Ｉ_ref１をミラーリングしている。さらに、ｐＭＯＳトランジスタＭＰ１と電流調整回路３０によって構成されるカレントミラーで、抵抗Ｒ２に流れる電流Ｉ_trim1をミラーリングしている。つまり下記の式が成り立つ。
Ｉ_ref＝Ｉ_ref1＝Ｉ_trim1

このとき、抵抗Ｒ２に流れる電流はＩ_trim1であるので、Ｖ１−Ｖ２の電圧値は下記の式から求められる。
Ｖ１＝Ｖ２＝Ｉ_trim1×Ｒ２

さらに、Ｒ１に流れる電流をＩ_rlとし、電流調整回路３０が供給する電流Ｉ_trim1から電流調整回路４０が引き抜く電流をＩ_trim2とすると、下記の式が成り立つ。
Ｉ_trim1＝Ｉ_r1＋Ｉ_trim2

従って、出力電圧Ｖ２及び出力電圧Ｖ１が下記の式で与えられる。
Ｖ２＝（Ｉ_trim1−Ｉ_trim2）×Ｒ１
Ｖ１＝Ｉ_trim1×Ｒ２＋｛（Ｉ_trim1−Ｉ_trim2）×Ｒ１｝

実際に出力電圧Ｖ１及びＶ２を設定する方法としては、所望の出力電圧Ｖ１及びＶ２について上記の式を解いて電流Ｉ_trim1及び電流Ｉ_trim2の値を決定し、決定された値が得られるように設定スイッチＦ１１〜Ｆ１２ｎ及び設定スイッチＦ２１〜Ｆ２ｎのうちでＯＮ（ゲート電位をバイアス電位とする）すべき設定スイッチの数を決定することになる。

以上の第１の実施例において、電流調整回路３０及び電流調整回路４０に流れる各電流値を調整することで、出力電圧Ｖ１と出力電圧Ｖ２の値を任意に設定できる。また、定電圧出力回路１０を１つの半導体集積回路の基板上に実装した場合、抵抗Ｒ１及びＲ２等の抵抗素子は不純物が添加されたポリシリコン等の材料が用いられるが、かかる抵抗素子は該半導体集積回路において比較的大きな面積を必要とする。しかし、本実施例の回路構成では抵抗Ｒ１が電流調整回路３０及び電流調整回路４０に共用して用いられる。これにより抵抗素子を増長に持つ必要がないため回路規模の削減がなされている。

＜第２の実施例＞
図３は、第２の実施例を示し、本発明による定電圧出力回路の全体構成を示している。ここで、定電圧出力回路１０は、出力電圧Ｖ１と出力電圧Ｖ２を外部に出力するシステム電源装置である。定電圧出力回路１０は、電源端子ＶＤＤから電源端子に向けて３つの電流路、すなわち電流路２１と、電流路２２と、電流路２３とを含み、電流路２３は途中で電流路２４と電流路２５とに分岐している。各電流路に介在する部位の構成は第１の実施例におけると同様であるが、第１の実施例における抵抗Ｒ２（図２参照）に代えて、抵抗Ｒ２ａと抵抗Ｒ２ｂとの並列合成抵抗が用いられる。直列接続された２つの抵抗素子すなわち抵抗Ｒ１並びにＲ２ａ及び抵抗Ｒ２ｂとの並列合成抵抗は、本発明の構成要素である抵抗回路を構成する。

抵抗Ｒ２ａは、直列した複数のセグメントに分割され、その各セグメント間で複数の出力電圧Ｖ１ａ〜ＶＮａを出力する。同様に、抵抗Ｒ２ｂも直列した複数のセグメントに分割され、その各セグメント間の中間点で複数の出力電圧Ｖ１ｂ〜ＶＮｂを出力する。また、抵抗Ｒ２ａにおける複数のセグメントの中間点１２と抵抗Ｒ２ｂにおける複数のセグメントの中間点１３とが接続されている。

図３を再び参照して、第２の実施例における動作を説明すると、基準電流Ｉ_refをｎＭＯＳトランジスタＭＮ１とｐＭＯＳトランジスタＭＮ２で構成されたカレントミラーによって、ｎＭＯＳトランジスタＭＮ２に流れる電流Ｉ_ref1をミラーリングしている。さらに、ｐＭＯＳトランジスタＭＰ１と電流調整回路３０によって構成されるカレントミラーにより抵抗Ｒ２に流れる電流Ｉ_trim1をミラーリングしている。つまり下記の式が成り立つ。
Ｉ_ref＝Ｉ_ref1 ＝Ｉ_triml

このとき、抵抗Ｒ２ａの合成抵抗（Ｒ２ａ／／Ｒ２ｂ）に流れる電流はＩ_trimlであるので、Ｖ１ａ−ＶＮａの電圧値が下記の式から求められる。
Ｖ１ａ−ＶＮａ＝Ｉ_triml×（Ｒ２ａ／／Ｒ２ｂ）
Ｖ１ｂ−ＶＮｂ＝Ｉ_triml×（Ｒ２ａ／／Ｒ２ｂ）

さらに、Ｒ１に流れる電流をＩ_rlとし、電流調整回路３０が供給する電流Ｉ_trim1から電流調整回路４０が引き抜く電流をＩ_trim2とすると下記の式が成り立つ。
Ｉ_triml ＝Ｉ_rl ＋Ｉ_trim2

従って、出力電圧Ｖ２、出力電圧Ｖ１ａ及び出力電圧Ｖ１ｂは下記の式で与えられる。
ＶＮａ＝ＶＮｂ＝（Ｉ_triml−Ｉ_trim2）×Ｒ１
Ｖ１ａ＝Ｉ_triml×（Ｒ２ａ／／Ｒ２ｂ）＋｛（Ｉ_triml−Ｉ_trim2）×Ｒ１｝
Ｖ１ｂ＝Ｉ_triml×（Ｒ２ａ／／Ｒ２ｂ）＋｛（Ｉ_triml−Ｉ_trim2）×Ｒ１｝

ここで抵抗Ｒ２ａと抵抗Ｒ２ｂが、各々Ｎ個の同じ抵抗値に分割されているとすると、Ｖ１ａ〜ＶＮａの電圧は下記の式により与えられる。
Ｖ（ｉ）ａ＝（Ｖ１ａ−ＶＮａ）×（（Ｎ−ｉ）／Ｎ）＋ＶＮａ
Ｖ（ｉ）ｂ＝（Ｖ１ｂ−ＶＮｂ）×（（Ｎ−ｉ）／Ｎ）＋ＶＮｂ
ここで、ｉ（ｉ＝０〜Ｎ）は電源端子ＶＤＤ側から接地端子ＧＮＤ側に向かってｉ番目の端子を意味する。

以上の第２の実施例において、２つの電流調整回路に流れる電流値を調整することで、任意の出力電圧Ｖ１ａ（＝Ｖ１ｂ）と出力電圧ＶＮａ（＝ＶＮｂ）とを発生させ、さらに抵抗Ｒ２ａ及び抵抗Ｒ２ｂの各抵抗分割比に依存した出力電圧Ｖ１ａ〜ＶＮａ及び出力電圧Ｖ１ｂ〜ＶＮｂを得ることができる。

本発明による定電圧出力回路は、多様な機能を担う機能回路を含む半導体集積回路の基板上に形成されて、該機能回路に定電圧を供給する形態に適用され得る。

２つの定電圧を出力する従来の回路構成を示す回路図である。第１の実施例を示し、本発明による定電圧出力回路の全体構成を示す回路図である。第２の実施例を示し、本発明による定電圧出力回路の全体構成を示す回路図である。

符号の説明

１０定電圧出力回路
１１〜１３中間点
２０定電流源
２１〜２５電流路
３０電流調整回路
３１、４１バイアス電位端子
４０電流調整回路
Ｆ１１〜Ｆ１ｎ、Ｆ２１〜Ｆ２ｎ設定スイッチ
ＧＮＤ接地端子
ＭＮ１、ＭＮ２ｎＭＯＳトランジスタ
ＭＰ１ｐＭＯＳトランジスタ
Ｎ１〜Ｎ（ｎ）ｎＭＯＳトランジスタ
Ｐ１〜Ｐ（ｎ）ｐＭＯＳトランジスタ
Ｒ１、Ｒ２抵抗
Ｒ２ａ、Ｒ２ｂ抵抗
ＶＤＤ電源端子
Ｖ１、Ｖ２、ＶＮ出力端子

Claims

電位差のある一対の電源端子及び少なくとも２つの定電圧出力端子を含む定電圧出力回路であって、
中間点を介して互いに直列接続された少なくとも２つの抵抗素子からなり、前記電源端子の一方と他方との間に接続される抵抗回路と
前記電源端子の一方側の抵抗素子と前記電源端子の一方との間に直列接続されて設定自在な定電流値の第１定電流回路と、
前記電源端子の他方側の抵抗素子に並列接続されて設定自在な定電流値の第２定電流回路と、
前記抵抗素子と前記定電圧出力端子とを接続する電圧中継路と、
を含むことを特徴とする定電圧出力回路。
前記第１及び第２の定電流回路は、各々のソース及びドレインが並列接続された複数の電界効果トランジスタと、前記電界効果トランジスタ毎に設けられて当該電界効果トランジスタのゲート電位を、バイアス電位とドレイン電位との何れかに選択的に設定する複数の設定スイッチと、を含むことを特徴とする請求項１記載の定電圧出力回路。
前記設定スイッチは、前記ゲート電位と全前記バイアス電位との間の線路と前記ゲート電位と前記ドレイン電位との間の線路を選択する制御を外部加熱による溶断で行うことで、前記ゲート電位を切り替えることを特徴とする請求項２記載の定電圧出力回路。
機能回路を含む半導体集積回路の基板上に形成され、前記機能回路と前記定電圧出力端子とが接続されていることを特徴とする請求項１記載の定電圧出力回路。