JPH11312785A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH11312785A JPH11312785A JP12018198A JP12018198A JPH11312785A JP H11312785 A JPH11312785 A JP H11312785A JP 12018198 A JP12018198 A JP 12018198A JP 12018198 A JP12018198 A JP 12018198A JP H11312785 A JPH11312785 A JP H11312785A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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Abstract
(57)【要約】
【目的】 リファレンス型の入力初段回路の入力特性
が、位置による電源電圧やＧＮＤレベルのシフトにより
マージン不足となることを防止する。 【構成】 基準電位発生回路１の発生する電圧をＲ１〜
Ｒ８からなる抵抗分圧回路で分圧して基準電位ＶＲＥＦ
Ａ，ＶＲＥＦＢを形成する。リファレンス型の初段回路
Ａ，Ｂでは、入力特性に応じてマスタースライス方式に
て選択回路４、５のＡｌ配線を変更してＶＲＥＦＡまた
はＶＲＥＦＢの何れかを選択する。ウェハプロセス終了
後の評価テストにおいて、入力特性のマージンが不足し
ている場合には、ヒューズＦ１〜Ｆ４を溶断して、調節
する。
が、位置による電源電圧やＧＮＤレベルのシフトにより
マージン不足となることを防止する。 【構成】 基準電位発生回路１の発生する電圧をＲ１〜
Ｒ８からなる抵抗分圧回路で分圧して基準電位ＶＲＥＦ
Ａ，ＶＲＥＦＢを形成する。リファレンス型の初段回路
Ａ，Ｂでは、入力特性に応じてマスタースライス方式に
て選択回路４、５のＡｌ配線を変更してＶＲＥＦＡまた
はＶＲＥＦＢの何れかを選択する。ウェハプロセス終了
後の評価テストにおいて、入力特性のマージンが不足し
ている場合には、ヒューズＦ１〜Ｆ４を溶断して、調節
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその製造方法に関し、特にメモリ等の半導体集積回
路におけるリファレンス型の入力初段回路およびその製
造方法に関するものである。
よびその製造方法に関し、特にメモリ等の半導体集積回
路におけるリファレンス型の入力初段回路およびその製
造方法に関するものである。
【０００２】
【従来の技術】近年、半導体メモリはますます高速化が
求められようになってきており、そのための様々な工夫
が加えられている。クロック、アドレス、データインな
どの入力初段回路にインバータ型ではなくリファレンス
型のものが用いられるのも高速化に対する工夫の一つで
ある。リファレンス型の初段回路を用いるとインバータ
型の初段回路に比べ、動作を１ｎｓｅｃ程度高速化する
ことが出来る。
求められようになってきており、そのための様々な工夫
が加えられている。クロック、アドレス、データインな
どの入力初段回路にインバータ型ではなくリファレンス
型のものが用いられるのも高速化に対する工夫の一つで
ある。リファレンス型の初段回路を用いるとインバータ
型の初段回路に比べ、動作を１ｎｓｅｃ程度高速化する
ことが出来る。
【０００３】図４にリファレンス型回路を用いた入力初
段回路を示す。リファレンス型入力初段回路は、図４に
示されるように、トランジスタＱ３１、Ｑ３３からなる
インバータ回路とＱ３２とＱ３４から構成されるインバ
ータ回路とを差動的に接続したものであって、基準電位
入力端子ＩｎＲ３は、駆動トランジスタＱ３３のゲート
に接続され、信号の入力端子Ｉｎ３は駆動トランジスタ
Ｑ３４のゲートに接続されている。Ｑ３２、Ｑ３４によ
って構成されるインバータの出力ノードは出力端子Ｏut
３を介して次段へ接続される。なお、図４およびその他
の図において、ｐチャネル型ＭＯＳトランジスタは丸で
囲まれ、丸で囲まれていないｎチャネルＭＯＳトランジ
スタとは区別できるように表記されている。
段回路を示す。リファレンス型入力初段回路は、図４に
示されるように、トランジスタＱ３１、Ｑ３３からなる
インバータ回路とＱ３２とＱ３４から構成されるインバ
ータ回路とを差動的に接続したものであって、基準電位
入力端子ＩｎＲ３は、駆動トランジスタＱ３３のゲート
に接続され、信号の入力端子Ｉｎ３は駆動トランジスタ
Ｑ３４のゲートに接続されている。Ｑ３２、Ｑ３４によ
って構成されるインバータの出力ノードは出力端子Ｏut
３を介して次段へ接続される。なお、図４およびその他
の図において、ｐチャネル型ＭＯＳトランジスタは丸で
囲まれ、丸で囲まれていないｎチャネルＭＯＳトランジ
スタとは区別できるように表記されている。
【０００４】リファレンス型入力回路の特徴はインバー
タ型のものと比較して動作が速いこと、初段特性（ＶＩ
Ｈ／ＶＩＬ）を基準電位入力端子ＩｎＲ３に入力されて
いる基準電位（図３のケースではＶＲＥＦ）のレベルを
変えることにより簡単に変えられること等が挙げられ
る。ここでいう初段特性のＶＩＨとは入力信号がＬＯＷ
からＨＩに変化する際、その初段回路がＨＩと感知し次
段につながる出力節点がＨＩからＬＯＷに変化するポイ
ントのことを意味し、またその逆にＶＩＬとは入力信号
がＨＩからＬＯＷに変化する際にその初段回路がＬＯＷ
と感知し次段につながる出力節点がＬＯＷからＨＩに変
化するポイントのことを意味する。
タ型のものと比較して動作が速いこと、初段特性（ＶＩ
Ｈ／ＶＩＬ）を基準電位入力端子ＩｎＲ３に入力されて
いる基準電位（図３のケースではＶＲＥＦ）のレベルを
変えることにより簡単に変えられること等が挙げられ
る。ここでいう初段特性のＶＩＨとは入力信号がＬＯＷ
からＨＩに変化する際、その初段回路がＨＩと感知し次
段につながる出力節点がＨＩからＬＯＷに変化するポイ
ントのことを意味し、またその逆にＶＩＬとは入力信号
がＨＩからＬＯＷに変化する際にその初段回路がＬＯＷ
と感知し次段につながる出力節点がＬＯＷからＨＩに変
化するポイントのことを意味する。
【０００５】しかしながら、高速動作が可能なリファレ
ンス型の初段回路はそれだけ敏感であるということもで
き、電源ＶDDやＧＮＤのノイズ（レベルシフト）の影響
でその初段特性（ＶＩＨ／ＶＩＬ）が変わりやすいこと
にもなる。そして、その初段回路に影響を及ぼすＶDDや
ＧＮＤのレベルシフトも、それぞれのパッドからの距離
の違いや初段回路の近い場所で動作する別の回路が及ぼ
す影響の違い等レイアウト上の問題で状況は変わってく
る。
ンス型の初段回路はそれだけ敏感であるということもで
き、電源ＶDDやＧＮＤのノイズ（レベルシフト）の影響
でその初段特性（ＶＩＨ／ＶＩＬ）が変わりやすいこと
にもなる。そして、その初段回路に影響を及ぼすＶDDや
ＧＮＤのレベルシフトも、それぞれのパッドからの距離
の違いや初段回路の近い場所で動作する別の回路が及ぼ
す影響の違い等レイアウト上の問題で状況は変わってく
る。
【０００６】図５は、リファレンス型の入力初段回路が
Ａ、Ｂと２台設けられた場合の従来例の回路図である。
入力初段回路Ａは、トランジスタＱ４１〜Ｑ４４により
構成され、入力端子Ｉｎ１と次段に接続される出力端子
Ｏut１とを有し、入力初段回路Ｂは、トランジスタＱ５
１〜Ｑ５４により構成され、入力端子Ｉｎ２と次段に接
続される出力端子Ｏut２とを有している。また、それぞ
れの初段回路の基準電位入力端子には、基準電位発生回
路１の発生電圧を抵抗Ｒ１１とＲ１２によって分圧する
ことによって形成された基準電位ＶＲＥＦが入力されて
いる。各入力初段回路Ａ、Ｂは、それぞれ電源ＶDDに接
続されると共に、ＧＮＤパッド６から延びる接地配線に
接続されている。接地配線には配線抵抗ＲG １、ＲG ２
が付いている。図５に示した従来例回路に則して、上述
のＧＮＤのレベルシフトの問題を説明すると、ＧＮＤパ
ッド６から近い場所に存在する初段回路Ａと遠い場所に
存在する初段回路Ｂとでは、ＧＮＤの配線抵抗がより多
くついている初段回路Ｂのシフト量が大きくなるという
ことであり、そして、そのシフト量はこのＧＮＤ配線に
接続された回路およびその動作によって影響を受けると
いうことである。図示はしていないが、電源配線につい
ても同様のことがいえる。
Ａ、Ｂと２台設けられた場合の従来例の回路図である。
入力初段回路Ａは、トランジスタＱ４１〜Ｑ４４により
構成され、入力端子Ｉｎ１と次段に接続される出力端子
Ｏut１とを有し、入力初段回路Ｂは、トランジスタＱ５
１〜Ｑ５４により構成され、入力端子Ｉｎ２と次段に接
続される出力端子Ｏut２とを有している。また、それぞ
れの初段回路の基準電位入力端子には、基準電位発生回
路１の発生電圧を抵抗Ｒ１１とＲ１２によって分圧する
ことによって形成された基準電位ＶＲＥＦが入力されて
いる。各入力初段回路Ａ、Ｂは、それぞれ電源ＶDDに接
続されると共に、ＧＮＤパッド６から延びる接地配線に
接続されている。接地配線には配線抵抗ＲG １、ＲG ２
が付いている。図５に示した従来例回路に則して、上述
のＧＮＤのレベルシフトの問題を説明すると、ＧＮＤパ
ッド６から近い場所に存在する初段回路Ａと遠い場所に
存在する初段回路Ｂとでは、ＧＮＤの配線抵抗がより多
くついている初段回路Ｂのシフト量が大きくなるという
ことであり、そして、そのシフト量はこのＧＮＤ配線に
接続された回路およびその動作によって影響を受けると
いうことである。図示はしていないが、電源配線につい
ても同様のことがいえる。
【０００７】
【発明が解決しようとする課題】高速動作が可能なリフ
ァレンス型初段回路では、レイアウト上の問題に起因す
る電源レベルやＧＮＤレベルのシフト等が原因となる初
段特性（ＶＩＨ／ＶＩＬ）の変動により、ＶＩＨ／ＶＩ
Ｌ特性の製品仕様に対してマージンが少なくなったり仕
様が満たされなくなってしまう（いわゆるスペックアウ
ト）可能性が高くなる。ＶＩＨ／ＶＩＬに対してマージ
ンが少ない初段回路では、入力信号における僅かなノイ
ズに対してもＨＩからＬＯＷ、ＬＯＷからＨＩに変化し
たとの判断がなされてしまい誤動作を起こす可能性が生
じる。
ァレンス型初段回路では、レイアウト上の問題に起因す
る電源レベルやＧＮＤレベルのシフト等が原因となる初
段特性（ＶＩＨ／ＶＩＬ）の変動により、ＶＩＨ／ＶＩ
Ｌ特性の製品仕様に対してマージンが少なくなったり仕
様が満たされなくなってしまう（いわゆるスペックアウ
ト）可能性が高くなる。ＶＩＨ／ＶＩＬに対してマージ
ンが少ない初段回路では、入力信号における僅かなノイ
ズに対してもＨＩからＬＯＷ、ＬＯＷからＨＩに変化し
たとの判断がなされてしまい誤動作を起こす可能性が生
じる。
【０００８】設計時の評価段階のシミュレーションによ
って予め電源レベル／ＧＮＤレベルのシフトやノイズの
状況を調べ、各位置に適合した基準電位を送り込めれば
よいが、現在主流となっている１６Ｍ、６４Ｍなどの大
規模容量のメモリでは全てのセルの動作を考慮に入れ
て、全てのタイミングでシミュレーションを行いワース
トの条件を見つけるのは、シミュレーションを行うハー
ド的な問題や、設計段階にかけられる工数的な問題か
ら、ほとんど不可能である。そのため、設計段階では見
い出しえなかった実製品上のワースト条件が、製品完成
後の評価段階において顕在化することが起こり得、そし
て場合によってはマージンを確保し誤動作を防止するた
めに大規模な回路修正とマスク修正を行わなくてはなら
なくなる。したがって、本発明の課題は、上述した従来
例の問題点を解決することであって、その目的は、製品
完成後のトリミングによって、若しくは、最小限のマス
ク変更によって、リファレンス型の入力初段回路が十分
大きなマージンをもって動作できるようにすることであ
る。
って予め電源レベル／ＧＮＤレベルのシフトやノイズの
状況を調べ、各位置に適合した基準電位を送り込めれば
よいが、現在主流となっている１６Ｍ、６４Ｍなどの大
規模容量のメモリでは全てのセルの動作を考慮に入れ
て、全てのタイミングでシミュレーションを行いワース
トの条件を見つけるのは、シミュレーションを行うハー
ド的な問題や、設計段階にかけられる工数的な問題か
ら、ほとんど不可能である。そのため、設計段階では見
い出しえなかった実製品上のワースト条件が、製品完成
後の評価段階において顕在化することが起こり得、そし
て場合によってはマージンを確保し誤動作を防止するた
めに大規模な回路修正とマスク修正を行わなくてはなら
なくなる。したがって、本発明の課題は、上述した従来
例の問題点を解決することであって、その目的は、製品
完成後のトリミングによって、若しくは、最小限のマス
ク変更によって、リファレンス型の入力初段回路が十分
大きなマージンをもって動作できるようにすることであ
る。
【０００９】
【課題を解決するための手段】本発明による半導体集積
回路においては、入力初段回路に入力される基準電位を
複数（２種類以上）設け、その接続をヒューズ等を用い
た配線選択、またはマスタスライス方式によるＡｌ配線
の変更で変えることが出来るようになされている。また
その複数種の基準電位のレベルもヒューズ等を用いた抵
抗トリミングによって最適値に調整できるようにされて
いる。
回路においては、入力初段回路に入力される基準電位を
複数（２種類以上）設け、その接続をヒューズ等を用い
た配線選択、またはマスタスライス方式によるＡｌ配線
の変更で変えることが出来るようになされている。また
その複数種の基準電位のレベルもヒューズ等を用いた抵
抗トリミングによって最適値に調整できるようにされて
いる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて詳細に説明する。実際のデバイスでは、入
力初段回路はクロック用、アドレス用、データイン用等
に多数存在するが、説明の簡素化のために実施例では初
段回路が２つ設けられた場合について説明する。図１
は、本発明の第１の実施例を示す等価回路図である。図
１に示されるように、リファレンス型の入力初段回路Ａ
は、トランジスタＱ１１〜Ｑ１４からなる差動回路によ
り構成され、基準電位入力端子ＩｎＲ１、入力端子Ｉｎ
１および次段に接続される出力端子Ｏut１を有し、リフ
ァレンス型の入力初段回路Ｂは、トランジスタＱ２１〜
Ｑ２４からなる差動回路により構成され、基準電位入力
端子ＩｎＲ２、入力端子Ｉｎ２および次段に接続される
出力端子Ｏut２を有している。また、それぞれの初段回
路は、電源ＶDDとＧＮＤに接続されている。
例に基づいて詳細に説明する。実際のデバイスでは、入
力初段回路はクロック用、アドレス用、データイン用等
に多数存在するが、説明の簡素化のために実施例では初
段回路が２つ設けられた場合について説明する。図１
は、本発明の第１の実施例を示す等価回路図である。図
１に示されるように、リファレンス型の入力初段回路Ａ
は、トランジスタＱ１１〜Ｑ１４からなる差動回路によ
り構成され、基準電位入力端子ＩｎＲ１、入力端子Ｉｎ
１および次段に接続される出力端子Ｏut１を有し、リフ
ァレンス型の入力初段回路Ｂは、トランジスタＱ２１〜
Ｑ２４からなる差動回路により構成され、基準電位入力
端子ＩｎＲ２、入力端子Ｉｎ２および次段に接続される
出力端子Ｏut２を有している。また、それぞれの初段回
路は、電源ＶDDとＧＮＤに接続されている。
【００１１】基準電位発生回路１には、初段回路に入力
する基準電位を形成するための、Ｒ１〜Ｒ４からなる抵
抗分圧回路と、Ｒ５〜Ｒ８からなる抵抗分圧回路が接続
されている。そして、抵抗トリミングを可能にするため
に、Ｒ１、Ｒ４、Ｒ５およびＲ８には、それぞれヒュー
ズＦ１、Ｆ２、Ｆ３、Ｆ４が並列に接続されている。こ
こで、Ｒ２、Ｒ３とＲ６、Ｒ７とは、それぞれの分圧回
路が異なる基準電位を形成できるようにするために、異
なる抵抗比に形成されている。それぞれの抵抗分圧回路
によって形成された基準電位ＶＲＥＦＡとＶＲＥＦＢ
は、基準電位線２、３により初段回路へ伝達される。初
段回路Ａ、Ｂでは、それぞれの回路の特性に合致した基
準電位を選択するために、基準電位入力端子ＩｎＲ１、
ＩｎＲ２を基準電位線２または３へマスタースライス選
択回路４、５により選択して接続する。ここで、マスタ
ースライス選択回路とは、マスタースライス方式にて配
線経路を変更することのできる回路のことであって、よ
り具体的には、Ａｌ配線形成用のマスクを変更すること
によって接続先を変更することのできる回路を意味す
る。
する基準電位を形成するための、Ｒ１〜Ｒ４からなる抵
抗分圧回路と、Ｒ５〜Ｒ８からなる抵抗分圧回路が接続
されている。そして、抵抗トリミングを可能にするため
に、Ｒ１、Ｒ４、Ｒ５およびＲ８には、それぞれヒュー
ズＦ１、Ｆ２、Ｆ３、Ｆ４が並列に接続されている。こ
こで、Ｒ２、Ｒ３とＲ６、Ｒ７とは、それぞれの分圧回
路が異なる基準電位を形成できるようにするために、異
なる抵抗比に形成されている。それぞれの抵抗分圧回路
によって形成された基準電位ＶＲＥＦＡとＶＲＥＦＢ
は、基準電位線２、３により初段回路へ伝達される。初
段回路Ａ、Ｂでは、それぞれの回路の特性に合致した基
準電位を選択するために、基準電位入力端子ＩｎＲ１、
ＩｎＲ２を基準電位線２または３へマスタースライス選
択回路４、５により選択して接続する。ここで、マスタ
ースライス選択回路とは、マスタースライス方式にて配
線経路を変更することのできる回路のことであって、よ
り具体的には、Ａｌ配線形成用のマスクを変更すること
によって接続先を変更することのできる回路を意味す
る。
【００１２】上述したように、入力初段回路は、配置さ
れた位置により電源パッドやＧＮＤパッドからの距離が
異なり、それに従って電源レベルやＧＮＤレベルのシフ
ト量が異なってくる。このレベルシフト量の差に起因す
る初段特性の差を是正するために、本実施例において
は、図示されたように、Ａｌ配線工程において、予め初
段回路ＡのＩｎＲ１は基準電位線２に接続され、初段回
路ＢのＩｎＲ２は基準電位線３に接続されている。ここ
で、基準電位ＶＲＥＦＡは、基準電位ＶＲＥＦＢより高
く設定されているものとする。ウェハ状態での製造工程
が完了し、図示された状態に回路が形成された後の評価
（ウェハテスト）において、初段回路Ａ、Ｂそれぞれの
ＶＩＨ／ＶＩＬ特性が測定される。
れた位置により電源パッドやＧＮＤパッドからの距離が
異なり、それに従って電源レベルやＧＮＤレベルのシフ
ト量が異なってくる。このレベルシフト量の差に起因す
る初段特性の差を是正するために、本実施例において
は、図示されたように、Ａｌ配線工程において、予め初
段回路ＡのＩｎＲ１は基準電位線２に接続され、初段回
路ＢのＩｎＲ２は基準電位線３に接続されている。ここ
で、基準電位ＶＲＥＦＡは、基準電位ＶＲＥＦＢより高
く設定されているものとする。ウェハ状態での製造工程
が完了し、図示された状態に回路が形成された後の評価
（ウェハテスト）において、初段回路Ａ、Ｂそれぞれの
ＶＩＨ／ＶＩＬ特性が測定される。
【００１３】この評価において、初段回路Ａにおいて
は、ＶＩＨに対してマージンが不足している（入力信号
がＬＯＷからＨＩＧＨに転じる際に出力信号の反転が標
準のものよりも起こりにくい場合）ことが判明した場合
には、ヒューズＦ１を切断して基準電位ＶＲＥＦＡを低
下させることにより対応する。また、初段回路Ｂにおい
ては、ＶＩＬに対してマージンが不足している（入力信
号がＨＩＧＨからＬＯＷに転じる際に出力信号の反転が
標準のものよりも起こりにくい場合）ことが判明した場
合には、ヒューズＦ４を切断して基準電位ＶＲＥＦＢを
上昇させることにより対応する。それぞれの初段回路に
おいてマージンの不足する側が逆である場合には、上述
したヒューズと逆側のヒューズが切断される。ウェハ段
階の評価において、初段回路Ａに入力される基準電位が
ヒューズＦ１を切断しただけでは足りず、より低い基準
電位が望ましいことが判明した場合には、Ａｌ配線工程
でのマスクを変更することによって、基準電位入力端子
ＩｎＲ１がＶＲＥＦＢ側へ接続されるようにする。ま
た、初段回路Ｂに入力される基準電位がヒューズＦ４を
切断した場合よりも高いことが望ましいと判明した場合
には、Ａｌ配線工程でのマスクを変更することによっ
て、基準電位入力端子ＩｎＲ２がＶＲＥＦＡ側へ接続さ
れるように変更する。
は、ＶＩＨに対してマージンが不足している（入力信号
がＬＯＷからＨＩＧＨに転じる際に出力信号の反転が標
準のものよりも起こりにくい場合）ことが判明した場合
には、ヒューズＦ１を切断して基準電位ＶＲＥＦＡを低
下させることにより対応する。また、初段回路Ｂにおい
ては、ＶＩＬに対してマージンが不足している（入力信
号がＨＩＧＨからＬＯＷに転じる際に出力信号の反転が
標準のものよりも起こりにくい場合）ことが判明した場
合には、ヒューズＦ４を切断して基準電位ＶＲＥＦＢを
上昇させることにより対応する。それぞれの初段回路に
おいてマージンの不足する側が逆である場合には、上述
したヒューズと逆側のヒューズが切断される。ウェハ段
階の評価において、初段回路Ａに入力される基準電位が
ヒューズＦ１を切断しただけでは足りず、より低い基準
電位が望ましいことが判明した場合には、Ａｌ配線工程
でのマスクを変更することによって、基準電位入力端子
ＩｎＲ１がＶＲＥＦＢ側へ接続されるようにする。ま
た、初段回路Ｂに入力される基準電位がヒューズＦ４を
切断した場合よりも高いことが望ましいと判明した場合
には、Ａｌ配線工程でのマスクを変更することによっ
て、基準電位入力端子ＩｎＲ２がＶＲＥＦＡ側へ接続さ
れるように変更する。
【００１４】図１に示した回路では、各抵抗分圧回路に
ヒューズが２本ずつ用いられていたが、より多くの抵抗
とヒューズを接続することにより、基準電位をより大き
くかつより微細に調整することが可能になる。また、上
記の実施例においては、ヒューズを用いて抵抗トリミン
グを行っていたが、これに代え、レーザ光照射を用いる
レーザトリミング法やツェナーダイオードに大電流を流
すことによって短絡を起こさせるツェナーザップ法によ
るトリミングを用いることもできる。
ヒューズが２本ずつ用いられていたが、より多くの抵抗
とヒューズを接続することにより、基準電位をより大き
くかつより微細に調整することが可能になる。また、上
記の実施例においては、ヒューズを用いて抵抗トリミン
グを行っていたが、これに代え、レーザ光照射を用いる
レーザトリミング法やツェナーダイオードに大電流を流
すことによって短絡を起こさせるツェナーザップ法によ
るトリミングを用いることもできる。
【００１５】図２は、本発明の第２の実施例を説明する
ための等価回路図である。上記第１の実施例では、基準
電位入力端子に入力される基準電位は、マスタースライ
ス方式によるＡｌ配線により選択されていたが、本実施
例においては、ウェハテストの段階において各初段回路
のＶＩＨ／ＶＩＬ特性が測定され、その結果に基づいて
ＶＲＥＦＡまたはＶＲＥＦＢの何れかが選択できるよう
に構成されている。すなわち、本実施例では、トランス
ファゲートＴＧ１またはＴＧ２のいずれかを導通させる
ことによって、基準電位入力端子に入力される基準電位
が選択される。トランスファゲートＴＧ１、ＴＧ２の導
通／非導通は、ヒューズＦ５、コンデンサＣ１、トラン
ジスタＱ１、インバータＩＶ１、ＩＶ２の回路によって
制御される。図示された状態では、ヒューズＦ５が切断
されておらず、そのため節点Ｎ１がＨＩＧＨになる。そ
の結果、節点Ｎ２がＬＯＷ、節点Ｎ３がＨＩＧＨとなっ
て、トランスファゲートＴＧ１が導通してＶＲＥＦＡが
出力端子Ｏutに現れ、これが初段の基準入力端子に入力
される。ヒューズＦ５が切断された場合には、各節点の
レベルが反転し、トランスファゲートＴＧ２が導通して
ＶＲＥＦＢが出力端子Ｏutへ伝達される。
ための等価回路図である。上記第１の実施例では、基準
電位入力端子に入力される基準電位は、マスタースライ
ス方式によるＡｌ配線により選択されていたが、本実施
例においては、ウェハテストの段階において各初段回路
のＶＩＨ／ＶＩＬ特性が測定され、その結果に基づいて
ＶＲＥＦＡまたはＶＲＥＦＢの何れかが選択できるよう
に構成されている。すなわち、本実施例では、トランス
ファゲートＴＧ１またはＴＧ２のいずれかを導通させる
ことによって、基準電位入力端子に入力される基準電位
が選択される。トランスファゲートＴＧ１、ＴＧ２の導
通／非導通は、ヒューズＦ５、コンデンサＣ１、トラン
ジスタＱ１、インバータＩＶ１、ＩＶ２の回路によって
制御される。図示された状態では、ヒューズＦ５が切断
されておらず、そのため節点Ｎ１がＨＩＧＨになる。そ
の結果、節点Ｎ２がＬＯＷ、節点Ｎ３がＨＩＧＨとなっ
て、トランスファゲートＴＧ１が導通してＶＲＥＦＡが
出力端子Ｏutに現れ、これが初段の基準入力端子に入力
される。ヒューズＦ５が切断された場合には、各節点の
レベルが反転し、トランスファゲートＴＧ２が導通して
ＶＲＥＦＢが出力端子Ｏutへ伝達される。
【００１６】図３は、本発明の第３の実施例を説明する
ための等価回路図である。本実施例も第２の実施例の場
合と同様にウェハテストの段階で各初段回路のＶＩＨ／
ＶＩＬ特性が測定され、その結果に基づいてＶＲＥＦＡ
またはＶＲＥＦＢの何れかが選択できるように構成され
ているが、第２の実施例の場合よりも簡易な回路によっ
て配線選択が実現されている。すなわち、図示された、
ヒューズＦ６が切断されていない状態では、ＶＲＥＦＡ
が基準電位として初段回路に入力される。ウェハテスト
の評価の結果、ＶＲＥＦＢ側へ接続することが望ましい
と判断された場合には、ヒューズＦ６が切断され、ツェ
ナーダイオードＺＤがツェナーザッピングにより短絡さ
れる。
ための等価回路図である。本実施例も第２の実施例の場
合と同様にウェハテストの段階で各初段回路のＶＩＨ／
ＶＩＬ特性が測定され、その結果に基づいてＶＲＥＦＡ
またはＶＲＥＦＢの何れかが選択できるように構成され
ているが、第２の実施例の場合よりも簡易な回路によっ
て配線選択が実現されている。すなわち、図示された、
ヒューズＦ６が切断されていない状態では、ＶＲＥＦＡ
が基準電位として初段回路に入力される。ウェハテスト
の評価の結果、ＶＲＥＦＢ側へ接続することが望ましい
と判断された場合には、ヒューズＦ６が切断され、ツェ
ナーダイオードＺＤがツェナーザッピングにより短絡さ
れる。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体集積回路は、複数種の基準電位線を設け、各入力初段
回路に入力される基準電位を、Ａｌ配線の変更によっ
て、若しくは、ウェハテストの結果に基づく配線変更に
よって選択することができるようにしたものであるの
で、設計段階で予測できずウェハプロセス終了後の評価
工程で見つけられた初段入力特性の不具合を、Ａｌ配線
のマスクを変更するのみで、若しくは、ウェハプロセス
終了後の修正プロセスにおいて簡単に修正することが可
能になり、大規模な回路変更とマスク変更を伴うことな
く、マージンの不足やスペックアウトの事態を回避する
ことが可能になる。また、その複数の基準電位も、ウェ
ハプロセス終了後の抵抗トリミングによって調整が可能
に構成されているため、初段入力特性をより正確にコン
トロールすることが可能になる。さらに、本発明によれ
ば、クロックの入力初段回路の基準電位を上下にずらす
ことによってクロックの立ち上がり、立ち下がりタイミ
ングを調整することが可能になり、これにより、クロッ
クで動作される信号の動作マージンを改善することがで
きるという副次的な効果も期待できる。
体集積回路は、複数種の基準電位線を設け、各入力初段
回路に入力される基準電位を、Ａｌ配線の変更によっ
て、若しくは、ウェハテストの結果に基づく配線変更に
よって選択することができるようにしたものであるの
で、設計段階で予測できずウェハプロセス終了後の評価
工程で見つけられた初段入力特性の不具合を、Ａｌ配線
のマスクを変更するのみで、若しくは、ウェハプロセス
終了後の修正プロセスにおいて簡単に修正することが可
能になり、大規模な回路変更とマスク変更を伴うことな
く、マージンの不足やスペックアウトの事態を回避する
ことが可能になる。また、その複数の基準電位も、ウェ
ハプロセス終了後の抵抗トリミングによって調整が可能
に構成されているため、初段入力特性をより正確にコン
トロールすることが可能になる。さらに、本発明によれ
ば、クロックの入力初段回路の基準電位を上下にずらす
ことによってクロックの立ち上がり、立ち下がりタイミ
ングを調整することが可能になり、これにより、クロッ
クで動作される信号の動作マージンを改善することがで
きるという副次的な効果も期待できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の等価回路図。
【図２】 本発明の第２の実施例を説明するための部分
回路図。
回路図。
【図３】 本発明の第３の実施例を説明するための部分
回路図。
回路図。
【図４】 リファレンス型の入力初段回路の等価回路
図。
図。
【図５】 従来例の等価回路図。
１ 基準電位発生回路 ２、３ 基準電位線 ４、５ マスタースライス選択回路 ６ ＧＮＤパッド Ａ、Ｂ リファレンス型初段回路 Ｃ１ コンデンサ Ｆ１〜Ｆ６ ヒューズ Ｉｎ１〜Ｉｎ３ 入力端子 ＩｎＲ１〜ＩｎＲ３ 基準電位入力端子 ＩＶ１、ＩＶ２ インバータ Ｎ１〜Ｎ３ 節点 Ｏut、Ｏut１〜Ｏut３ 出力端子 Ｑ１、Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４、Ｑ３１〜Ｑ３
４、Ｑ４１〜Ｑ４４、Ｑ５１〜Ｑ５４ トランジスタ Ｒ１〜Ｒ８、Ｒ１１、Ｒ１２ 抵抗 ＲG １、ＲG ２ 配線抵抗 ＶＲＥＦ、ＶＲＥＦＡ、ＶＲＥＦＢ 基準電位 ＴＧ１ ＴＧ２ トランスファゲート ＺＤ ツェナーダイオード
４、Ｑ４１〜Ｑ４４、Ｑ５１〜Ｑ５４ トランジスタ Ｒ１〜Ｒ８、Ｒ１１、Ｒ１２ 抵抗 ＲG １、ＲG ２ 配線抵抗 ＶＲＥＦ、ＶＲＥＦＡ、ＶＲＥＦＢ 基準電位 ＴＧ１ ＴＧ２ トランスファゲート ＺＤ ツェナーダイオード
Claims (8)
- 【請求項１】 複数の入力初段回路を有し、その入力初
段回路がそれぞれ基準電位と入力信号レベルとが比較さ
れるリファレンス型回路によって構成されている半導体
集積回路において、基準電位が複数種設けられ、各入力
初段回路に入力される基準電位がそれぞれの回路の初段
特性に合わせて選択されていることを特徴とする半導体
集積回路。 - 【請求項２】 異なる種類の基準電位が、基準電位発生
回路の出力する電位を異なる分圧比の抵抗回路によって
分圧することによって得られていることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 前記分圧比を決定する抵抗回路は、トリ
ミング可能に構成されていることを特徴とする請求項２
記載の半導体集積回路。 - 【請求項４】 各入力初段回路毎の基準電位の選択が、
接／断を選択することのできる配線において、若しく
は、接／断を選択することのできる配線および該配線の
接／断によって導通／非導通が制御されるトランスファ
ゲートを組み合わせた回路において、前記配線の接／断
を選択することによって行われていることを特徴とする
請求項１記載の半導体集積回路。 - 【請求項５】 各入力初段回路毎の基準電位の選択が、
選択可能なＡｌ配線を選択することによって行われてい
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項６】 入力信号レベルが基準電位と比較される
複数のリファレンス型入力初段回路と、複数の異なる電
位の基準電位源と、それぞれの基準電位源に接続された
複数の基準電位配線と、を有し、各入力初段回路が何れ
かの基準電位配線と接続されている半導体集積回路の製
造方法において、各入力初段回路と対応する基準電位配
線との接続がＡｌ配線形成工程において選択的に行われ
ることを特徴とする半導体集積回路の製造方法。 - 【請求項７】 入力信号レベルが基準電位と比較される
複数のリファレンス型入力初段回路と、複数の異なる電
位の基準電位源と、それぞれの基準電位源に接続された
複数の基準電位配線と、を有し、各入力初段回路が何れ
かの基準電位配線と接続されている半導体集積回路の製
造方法において、各入力初段回路と対応する基準電位配
線との接続が、接／断を選択することのできる配線にお
いて、若しくは、接／断を選択することのできる配線お
よび該配線の接／断によって導通／非導通が制御される
トランスファゲートを組み合わせた回路において、前記
配線の接／断を選択することによって選択できるように
構成されており、ウェハプロセス終了後の評価に従って
前記配線の接／断の選択が行われることを特徴とする半
導体集積回路の製造方法。 - 【請求項８】 前記基準電位源が、基準電位発生回路に
接続された、トリミング可能な抵抗分圧回路によって構
成され、該抵抗分圧回路のトリミングがウェハプロセス
終了後の評価に従って行われることを特徴とする請求項
６または７記載の半導体集積回路の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP12018198A JP3161598B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路およびその製造方法 |
| KR1019990015338A KR100334335B1 (ko) | 1998-04-30 | 1999-04-29 | 반도체 집적회로 및 그 제조방법 |
| TW088107108A TW415038B (en) | 1998-04-30 | 1999-04-30 | Semiconductor integrated circuit |
| US09/302,415 US6215336B1 (en) | 1998-04-30 | 1999-04-30 | Reference type input first stage circuit in a semiconductor integrated circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12018198A JP3161598B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11312785A true JPH11312785A (ja) | 1999-11-09 |
| JP3161598B2 JP3161598B2 (ja) | 2001-04-25 |
Family
ID=14779931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12018198A Expired - Fee Related JP3161598B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6215336B1 (ja) |
| JP (1) | JP3161598B2 (ja) |
| KR (1) | KR100334335B1 (ja) |
| TW (1) | TW415038B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009604A (ja) * | 2000-06-23 | 2002-01-11 | Toshiba Corp | 半導体集積回路及び半導体装置システム |
| JP2015070312A (ja) * | 2013-09-26 | 2015-04-13 | 日本電波工業株式会社 | 発振器及び発振器の製造方法 |
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| KR100429493B1 (ko) * | 2001-12-17 | 2004-05-03 | (주)토마토엘에스아이 | 전기적 퓨즈를 이용한 스위칭 제어회로 |
| MXPA05002368A (es) * | 2002-08-31 | 2005-05-23 | Monsanto Technology Llc | Composiciones de pesticidas que contienen acidos dicarboxilicos. |
| US6922086B2 (en) * | 2002-12-26 | 2005-07-26 | Sun Microsystems, Inc. | Method and apparatus for generating an input switching reference |
| KR100660899B1 (ko) * | 2005-12-15 | 2006-12-26 | 삼성전자주식회사 | 누설 전류 패스를 제거할 수 있는 퓨즈 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3309510A (en) * | 1963-07-12 | 1967-03-14 | Brown Irving | Analog multiplier |
| US4017830A (en) * | 1971-09-09 | 1977-04-12 | Glory Kogyo Kabushiki Kaisha | Sheet comparing system and comparator adapted for said system |
| JPS58186838A (ja) | 1982-04-24 | 1983-10-31 | Toshiba Corp | 半導体集積回路 |
| US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
| US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
| JPH05235282A (ja) * | 1992-02-26 | 1993-09-10 | Fujitsu Ltd | 半導体集積回路 |
| US5598161A (en) * | 1992-12-18 | 1997-01-28 | Sony Corporation | Analog-to-digital converter having reduced circuit area |
| JP3207745B2 (ja) * | 1995-03-31 | 2001-09-10 | 東芝マイクロエレクトロニクス株式会社 | コンパレータ回路 |
| CN1215508A (zh) * | 1996-12-09 | 1999-04-28 | 皇家菲利浦电子有限公司 | 一种包括热保护开关晶体管的装置 |
| JPH1197628A (ja) | 1997-09-19 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置 |
-
1998
- 1998-04-30 JP JP12018198A patent/JP3161598B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-29 KR KR1019990015338A patent/KR100334335B1/ko not_active IP Right Cessation
- 1999-04-30 TW TW088107108A patent/TW415038B/zh not_active IP Right Cessation
- 1999-04-30 US US09/302,415 patent/US6215336B1/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2002009604A (ja) * | 2000-06-23 | 2002-01-11 | Toshiba Corp | 半導体集積回路及び半導体装置システム |
| JP2015070312A (ja) * | 2013-09-26 | 2015-04-13 | 日本電波工業株式会社 | 発振器及び発振器の製造方法 |
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| Publication number | Publication date |
|---|---|
| KR100334335B1 (ko) | 2002-04-25 |
| TW415038B (en) | 2000-12-11 |
| US6215336B1 (en) | 2001-04-10 |
| KR19990083584A (ko) | 1999-11-25 |
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