TW415038B - Semiconductor integrated circuit - Google Patents

Description

415038 五、發明說明（1)

發明背景 發明之領域 ，特別係 初階電路 本發明係關於一種半導體裝置及其製造方法 關於記憶體等之半導體積體電路中之基準型輸入 及其製造方法。 習用技術 近年來’因半導體記憶體日漸要求高速化，而 許多改良。於時脈、位址、數據輸入等之輸入初階。了 中，不使用反向器型而使用基準型，亦是對高速化 改良。與反向器型初階電路相，使用基準型 使動作加速lnsec左右。 可 圖4為使用基準型電路之輸入初階電路。如圖4 , 基準型輸入初階電路係由電晶體Q31、Q33所成之反$帝 路，與Q32及Q34所構成之反向器電路，二者差動連接=電 成，基準電位輸入端子InR3與驅動電晶體Q33之閘極相連 接，而信號之輸入端子ln3則與驅動電晶體Q34之閘極相 接。由Q3 2、Q34所構成之反向器輸出n〇de，介著輪出端子 〇ut3連接至次階。又，於圖4及其他圖中，以圓形圈住者 為P通道型M0S電晶體，而未以圓形圈住者則為n通道肋3電 晶體，藉此加以區別。 基準型輸入電路之特徵如為：動作較反向器型為快、 藉由改變輸入至基準電位輪入端子lnR3之基準電位（如圖3 之VREF)之位準，而可簡單地改變初段特性（VIH/VIL)。在

415038 此所謂初段特性之VIH ’係表示當輸入信號由L〇w變成HI 時，其初階電路感測為HI，而使連接至次階之輸出節點由 HI變為LOff之點，又，與此相反之VIL則係表示當輸入信號 由HI變成LOW時，其初階電路感測為L〇ff ,而使連接至次階 之輸出節點由L 〇 W變為ΗI之點= 然而’可高速動作之基準型初階電路因如此敏感，故 易受電源VDD或GND之雜訊（位準偏移）之影響，而使其初段 特性（VIH/VIL)容易改變。而影響此初階電路之％或之 位準偏移’亦容易因與個別焊墊之距離之差異、或來自於 相階電路附近動作之其他電路之影響之差異，而改變其情 況。 圖5係為設置2個基準型輸入初階電路a、b時之習知例 之電路圖。輸入初階電路A由電晶體Q41〜Q44所構成具有 輸入端子Ini及與次階連接之輸出端子〇utl，而輸入初階 電路B則由電晶體Q51〜Q54所構成，具有輪入端子1112及與 次階連接之輸出端子0ut2。又，於各初階電路之基準電位 輸入端子中，輸入基準電位VREF，其係藉由電阻rh及们2 將基準電位產生電路1之產生電壓加以分壓所形成。又， 各輸入初階電路A、B除了分別與電源vDD連接外，並與延伸 自GND焊墊6之接地配線相連接。接地配線並附加配線電阻 KG1 、 RG2 。 若依據圖5所示之習知例電路，說明上述GND之位準偏 移之問題’則係指距離GND谭塾6較近之初階電路a與距離 GND焊墊6較遠之初階電路β中，附加有較多之gnd配線電阻

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之初階電路B，其偏移量會變大，而纟，此偏移量會受到 與此GND配線相連接之電路及其動作之影響。圖式中雖未 顯不’但對於電源配線而言亦同。 明欲解決之汗_ β於可高速動作之基準型初階電路中’因為佈局上之問 題所造成之電源位準或GND位準之偏移等原因，而導致初 玟特性（VIH/VIL)產生變動，使得極可能0VIH/vil特性對 ^品規格之裕度變少，或無法符合規格（所謂規 對爪观為裕度少之初階電路中，即使是對於輸入信號 之少許雜訊’亦可能將由HI變成L〇w，誤判為由⑽變 ΗI，而造成誤動作。 藉由設計時之評估階段之模擬，事先調查電源位準 /GND位準之偏移或雜訊之狀況調查，而送入各位置所適 f準電位即可*但對於目前成為主流之16Μ、64Μ等大 程數問題，幾乎不；階段所需製 —丄 哼恿王邛早兀之動作，於全部之眸 序中進行模擬’以找出最差之條件6 ^ 因此，有必要進行大規模之電路修正及光罩修正 使於設計階段中無法看見但為實際產品上之最差條件一 :產品完成後之評估階段中明顯t，而視情 ς 度及防止誤動作》 其目 因此，本發明之課題係為解決 的為藉由產品完成後之微調、 上述習知例之問題點， 或藉由最低限之光罩變

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更，而使基準型輸入初階電路動作時能具 ^义殉之裕度 解決問顥之方尤 本發明之半導體積體電路中，設置複 個輸入至輸入初階電路之基準 （2種類以上） ^ ^ +玆丄 丞早電位，可藉由使用保險絲等 :線、擇、或藉由母片方式之A1配線變更，而改變其連接 狀況。又，此複數種基準電位之位準，亦可藉由使用保險 絲等之電阻微調，而調整成最佳值。 周式之簡簞說明 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白，其中： 圖1為本發明之實施例1之等效電路圖。 圖2為說明本發明之實施例2之部分電路圖。 圖3為說明本發明之實施例3之部分電路圖。 圖4為基準型輸入初階電路之等效電路圖。 圖5為習知例之等效電路圖。 符號說明 1 基準電位產生電路 2、3 基準電位線 4、5 選擇電路 6 GND焊墊 A、B 基準型初階電路

第7頁 415038 五、發明說明（5) C1 電容器 F1〜F6 保險絲

Ini〜In3 輸入端子

InRl〜InR3 基準電位輸入端子 IV1 ' IV2 反向器 N1〜N3 節點

Out、Outl〜0ut3 輸出端子 Q1 、Q11 〜Q14 、Q21 〜Q24 、Q3I 〜Q34 、Q41 〜Q44 、 Q51〜Q54 電晶體 R1 〜R8、Rll、R12 電阻

Rg1 ' Rg2 配線電阻 VREF ' VREFA ' VREFB 基準電位 TGI、TG2 轉換閘極 ZD 齊納二極體 較佳實施例之詳鈿說明 其次’依據實施例，詳細說明本發明之實施型態。 於實際之元件中’輸入初階電路雖然多用於時脈用、 位址用、或數據輸入用等，但為了簡化說明，於實施例 中丄針對設置2個初階電路時，加以說明。圖j係為本發明 之Λ施例1之等效電路圖。如圖1所示，基準型輸入初階電 路Α係由電晶體qu〜qi4所成之差動電路所構成，具有基 準電位輸入端子InR1、輸入端子ίη1及連接至次階^輸^ 端子〇uti，而基準型輸入初階電路δ則由電晶體Q2l〜Q24

第8頁 415038 五、發明說明（6) -- 所成之差動電路所構成，具有基準電位輸入端子inR2、輸 入端子Ιη2及連接至次階之輸出端子〇ut2。又，各初 路分別與電源VDD &GND相連接。 基準電位產生電路1與由R1〜R4所成之電阻分壓電 路、及由R5〜R8所成之電阻分壓電路相連接，此等電阻分 壓電路可形成輸入至初階電路之基準電位。又，為了能達 成電阻微調，Rl、R4、R5及R8分別與保險絲Fl、F2、F3及 F4並聯。在此，R2、R3與R6、R7為了能形成分壓電路各不 相同之基準電位，故形成為不同電阻比。由各不相同之電 阻分壓電路所形成之基準電位””4 &VREFB，藉由基準電 位線2、3，傳送至初階電路◊初階電路a、B中，為了、弯擇 與各電路之特性一致之基準電位，藉由母片選擇電路 5，將基準電位輸入端子InK1、InR2連接至基準電位線2或 3。在此，所謂母片選擇電路，係指可以母片方式變更配 線路徑之電4 ’具體而言’係指可藉由改變AL配線形成用 之光罩，而改變連接標的。 如上所述，因所配置之位置與電源焊墊或GND焊墊之 距離不同，而因此使得輪入初階電路之電源位準或gnd位 準之偏移量不同。而為了修正因為此位準偏移量之差異所 造成之初段特性之差異，如圖所示，本實施例於A 1配線 程中，事先將初階電路A之InR1與基準電位線2相連接v，並 將初階電路B之InR2與基準電位線3相連接。在此，將基 電位VREFA設定為高於基準電位VREFB ^於完成晶片狀^之 製造製程，並於圖示狀態下形成電路後之評估（晶片測

415038 五、發明說明（7) 中’分別測量初階電路A、B分別之VI Η/VI L特性。 此評估中，於初階電路A中，當判定對VIΗ之裕度不足 (於輸入化號由LOW轉為high時，輸出輸出信號之逆轉，較 標準更不易產生之情況）時，則藉由切斷保險絲F丨，降低 基準電位VREFA加以對應。又，於初階電路B中，當判定對 VIL之裕度不足（於輸入信號ώΗΙ〇Η轉為L〇w時，輸出輸出 信號之逆轉，較標準更不易產生之情況）時，則藉由切斷 保險絲F4 ’提升基準電位VREFB加以對應。於各初階電路 中’若裕度不足之側相反時，則切斷與上述保險絲為相反 側之保險絲。 於晶片階段之評估中，當判斷僅藉由輸入至初階電路 A之基準電位切斷保險絲F1時不夠時’而希望得到更低之 基準電位時’藉由變更^配線製程之光罩，而使基準電位 輪入端子1nR1可連接至VREFB側。又，當判斷希望得到較 以輪入至初階電路B之基準電位切斷保險絲F4時，更高之 1位時，藉由變更以配線製程之光罩，而變更使基準電位 輸入端子1nR2可連接至VREFA側。 於圖1所不之電路中，各電阻分壓電路中雖然分別使 2條保險絲，但藉由連接更多之電阻及保險絲，可加大 電位，並可微調。又，於上述實施例中使用保險絲， 行電阻微調，但亦可使用雷射光照射之雷射微調法，或 用齊納熔斷法之微調，此法係藉由將大電流通 極體，而產生短路。 圖2係為本發明之實施例2之等效電路圖。於上述實施

第10頁 415038 五'發明說明C8) 例1中，輸入至基準電位輸入端子之基準電位’係藉由母 片方式之A4配線所選擇；而於本實施例中，其構造則為： 於晶片測試階段中，測量各初階電路之VIH/VIL特性，根 據其結果而可選擇VREFA或VREFB之其一。亦即，於本實施 例中，藉由導通轉換閘極TGI或TG 2之其一，而選擇輸入至 基準電位輸入端子之基準電位。轉換閘極TG1、TG2之導通 /非導通’係藉由保險絲F5、電容器C1 '電晶體Q1、反向 器IV1、IV2之電路所控制。於圖示狀態中，保險絲!^不會 被切斷，因此，節點N1變為HIGH。結果，節點N2變為 LOW，節點N3變為HIGH ’而導通閘極TG1，使VREFA出現於 輸出端子Out，而能將其輸入至初段基準輸入端子。當保 險絲F 5被切斷時，各節點之位準逆轉，導通轉換閘極 TG2，而將VREFB傳送至輸出端子〇u1:。 圖3係為本發明之實施例3之等效電路圖。本實施例亦 與實施例2相同，其構成係為於晶片測試階段測量各初階 電路之VIH/VIL特性’再根據其結果選擇VREfa或VREFBi 其一 ’但較實施例2更能藉由簡單電路，而達到配線選擇 之效果。亦即，如於圖示中保險絲F 6未切斷之狀態中，以 VREFA做為基準電位輸入至初階電路。而當晶片測試之評 估结果為以連接至VREFB側為佳時，則將保險絲F6切斷， 而藉由齊納熔斷法’使齊納二極體ZD變成短路。 發明效果 如上所述，因為本發明之半導體積體電路設有複數種

第11頁 415038 五、發明說明（9) — 基準電位線’可藉由變更A1配線，或根據晶片測試結果而 變更配線’而選擇輸入至各輸入初階電路之基準電位，故 對於設汁階段未予測到’而於晶片製程結束後之評估製程 才發現之初段輸入特性缺點，可僅藉由變更A丨配線之光 罩’或於晶片製程結束後之修正製程中，進行簡單修正’ 而不必進行大規模電路變更或光罩變更，可避免袼^不足 或超出規格等情況。又’因為此複數基準電位可藉由晶片 製程結束後之電阻微調，而加以調整’故可更為正確地控 制相段輸入特性。 此外，依據本發明，可藉由上下移動時脈輸入初階電 路之基準電位’而調整時脈上升及下降之時間，藉此亦可 達到改善以時脈動作之信號動作裕度之次要效果。

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Claims (1)

1. 415038 六、申請專利範圍 1. 一種半導體積體電路’其具有複數個輸入初階電 路，藉由將該輸入初階電路分別與基準電位及輸入信號位 準相比較之基準型電路所構成，其特徵為： 設有複數種基準電位，可配合各電路之初段特性，選 擇輸入至各輸入初階電路之基準電位。 2. 如申請專利範圍第1項之半導體積體電路，其中， 藉由將基準電位產生電路之輸出電位，以不同分壓比之電 阻電路分壓’而得到不同種類之基準電位。 3.如申請專利範圍第2項之半導體積體電路 決定上述分壓比之電阻電路為可進行微調之結構 4·如申請專利範圍第1項之半導體積體電路，其中， 於可選擇接/斷之配線中’或由可選擇接/斷之配線與可藉 由該配線之接/斷而控制導通/非導通之轉換閘極所組成之 電路中，係藉由選擇上述配線之接/斷，而執行各輸入初 階電路之各基準電位之選擇。 »5.如_請專利範圍第1項之半導體積體電路，其中， 係藉t擇了選擇之配線，而執行各輸入初階電路之各 基準電位之選擇。 6· 種半導體積體電路之製造方法，其具有： 複數個可將輪入信號位準與基準電位相比較之基 輸入初階電路； + 1 複數個不同電位之基準電位源； =:分別與各基準電位源連接之基準電位配線； 且各輪入初階電路與任一基準電位配線相連接；

   第13頁 415038 六、申請專利範圍 其特徵為： 於A1配線形成製程中，選擇性地進行與對應輸入初階 電路之基準電位配線之連接。 7. 一種半導體積體電路之製造方法，其具有： 複數個可將輸入信號位準與基準電位比較之基準型輸 入初階電路； 複數個不同電位之基準電位源； 複數個刀別與各基準電位源連接之基準電位配線； 且各輸入初階電路與任一基準電位配線相連接； 其特徵為： ::選擇接/斷之配線中，或由可選擇接/斷之配線與 1 ΐ=ΐ線之接/斷而控制導通/非導通之轉換閘極所組 與對應輸入相階；斷，而可選擇與 製程垆走德夕纽電基準電線之連接，並依據晶片 ° ^乎估’進行上述配線之接/斷之選擇。 造方法，其/專利範圍第6或7項之半導體積體電路之製 ^ ^ m ,，上述基準電位源與基準電位產生電路相連 接，並藉由可檄辋+布 ^ t 压上电纷祁逆 认也4 * π t 調電阻分壓電路所構成’依據晶片製簇 結束後之評估’進行該電阻分壓電路之微調/版私