JP3207745B2 - コンパレータ回路 - Google Patents

コンパレータ回路

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JP3207745B2
JP3207745B2 JP06827396A JP6827396A JP3207745B2 JP 3207745 B2 JP3207745 B2 JP 3207745B2 JP 06827396 A JP06827396 A JP 06827396A JP 6827396 A JP6827396 A JP 6827396A JP 3207745 B2 JP3207745 B2 JP 3207745B2
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  • Manipulation Of Pulses (AREA)
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  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力信号と比較
されるリファレンス信号を使用することなくテスト可能
な様々なタイプのコンパレータ回路、例えば、スタテイ
ック型、ダイナミック型、増幅型等のコンパレータ回路
に関する。
【０００２】
【従来の技術】ＦＥＴ（電界効果トランジスタ）を用い
て構成されたスタテイック型のコンパレータ回路として
は、図１９に示すように構成されたものがある。
【０００３】図１９において、コンパレータ回路は、入
力端子１０１に与えられる入力信号を受けるＰチャネル
のＦＥＴ１０２と、リファレンス端子１０３に与えられ
る入力信号のハイレベルとロウレベルの間の固定レベル
に設定され入力信号と比較されるリファレンス信号を受
けるＰチャネルのＦＥＴ１０４と、ＦＥＴ１０２とＦＥ
Ｔ１０４の共通接続されたソース端子と高位電源ＶＤＤ
との間に接続されたＰチャネルのＦＥＴ１０５と、ＦＥ
Ｔ１０２のドレイン端子とグランドＧＮＤとの間に挿入
されたＮチャネルのＦＥＴ１０６と、ＦＥＴ１０４のド
レイン端子とグランドＧＮＤとの間に挿入されてゲート
端子がＦＥＴ１０４のドレイン端子ならびにＦＥＴ１０
６のゲート端子に接続されたＦＥＴ１０７と、共通接続
されたＦＥＴ１０２及びＦＥＴ１０６のドレイン端子と
出力端子１０８との間に接続されたインバータ回路１０
９とから構成されている。
【０００４】このような構成において、ハイレベル値が
１．２Ｖ、ロウレベル値が０．４Ｖに設定されている入
力信号を受ける場合に、リファレンス信号のレベル値と
しては入力信号のハイレベル値とロウレベルの間の例え
ば０．８Ｖに設定されているものとする。
【０００５】ハイレベルの入力信号が入力端子１０１に
与えられると、ＦＥＴ１０２は非導通状態に近づきＦＥ
Ｔ１０２のドレイン−ソース間電圧が変化し、ＦＥＴ１
０６、１０７は導通状態となり、出力端子１０８に与え
られる出力信号はハイレベルとなる。一方、ロウレベル
の入力信号が入力端子１０１に与えられると、ＦＥＴ１
０２は導通状態となり、ＦＥＴ１０６、１０７は非導通
状態となり、出力端子１０８に与えられる出力信号はロ
ウレベルとなる。
【０００６】このようなコンパレータ回路をバーンイン
テストする場合には、バーンインテストボードにコンパ
レータ回路をセットし、バーンインテスト装置からテス
ト信号をバーンインテストボードを介してコンパレータ
回路に供給していた。
【０００７】このようにして行われるバーンインテスト
において、一般的なバーンインテスト装置において、コ
ンパレータ回路の入力信号としてハイレベルの信号とロ
ウレベルの信号の２つの異なるレベルの信号しか設定で
きなかった。このため、上述したようにハイレベル、ロ
ウレベル及びリファレンス信号レベルの３通りの異なる
レベルの信号を必要とするコンパレータ回路をバーンイ
ンテストする際には、バーンインテストボード側で不足
する信号を生成することにより対応していた。
【０００８】図２０は、従来のダイナミック型のコンパ
レータ回路を示す構成図である。この場合も、バーンイ
ンテストする際には、図１９に示したスタテイック型の
コンパレータ回路の場合と同様に、ハイレベル、ロウレ
ベル及びリファレンス信号レベルの３通りの異なるレベ
ルの信号を、バーンインテストボード側で、コンパレー
タ回路において不足する信号を生成することにより対応
していた。
【０００９】さらに、また図２１は、従来の増幅器（ア
ンプ）型のコンパレータ回路の構成図である。この場合
も又上記の従来例と同様に、バーンインテストする際に
は、図１９に示したスタテイック型のコンパレータ回路
の場合と同様にハイレベル、ロウレベル及びリファレン
ス信号レベルの３通りの異なるレベルの信号を、バーン
インテストボード側で、コンパレータ回路において不足
する信号を生成することにより対応していた。
【００１０】したがって、一般的なバーンインテストボ
ードでは、このように信号を生成する機能を備えていな
いためテストに対応することができなかった。ゆえに、
コンパレータ回路側で不足する信号を生成する機能を有
する専用のテストボードを用いなければならなかった。
【００１１】
【発明が解決しようとする課題】以上説明したように、
３つの異なるレベルの信号を取り扱う従来のコンパレー
タ回路において、標準的なバーンインテスト装置を使用
してバーンインテストを行う場合には、専用のバーンイ
ンテストボードが必要になっていた。このため、専用の
バーンインテストボードを作成するための手間や時間な
らびに費用がかかるといった不具合を招いていた。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ハイレベルな
らびにロウレベルの２通りのレベルの信号で動作可能で
あり、標準的なテスト装置を用いて特別なテストボード
を使用することなくテストを行うことが可能なコンパレ
ータ回路を提供することにある。
【００１３】また、テスト後における入力段のしきい値
のアンバランスを抑制し得るコンパレータ回路を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、入力信号とリファレンス信
号を受けて、入力信号を反転した反転入力信号を生成
し、選択信号にしたがって通常動作時にはリファレンス
信号を選択し、テスト動作時には反転入力信号を選択す
る選択回路と、前記選択回路によって選択されたリファ
レンス信号又は反転入力信号と入力信号を受けて、両信
号を比較して比較結果を出力するコンパレータ部とから
構成される。
【００１５】請求項２記載の発明は、入力信号とリファ
レンス信号を受けて、選択信号にしたがって通常動作時
にはリファレンス信号を選択し、テスト動作時には入力
信号を選択する第１の選択回路と、前記第１の選択回路
によって選択された入力信号又はリファレンス信号と入
力信号を受けて、両信号を比較して比較結果を出力する
コンパレータ部と、前記コンパレータ部の出力信号と入
力信号を受けて、選択信号にしたがって通常動作時には
前記コンパレータ部の出力信号を選択し、テスト動作時
には入力信号を選択する第２の選択回路とから構成され
る。
【００１６】請求項３記載の発明は、請求項１又は２記
載の発明のコンパレータ回路において、前記コンパレー
タ回路は、ＦＥＴ（電界効果トランジスタ）が差動接続
された差動増幅型のコンパレータ部からなることを特徴
とする。
【００１７】請求項４記載の発明は、請求項１、２又は
３記載の発明のコンパレータ回路において、前記選択信
号は、専用に設けられたテスト端子に外部から与えられ
てなることを特徴とする。
【００１８】請求項５記載の発明は、請求項１、２又は
３記載の発明のコンパレータ回路において、通常動作時
はリファレンス信号を受けて前記選択信号を生成し、テ
スト動作時にはリファレンス信号が供給される端子に与
えられるハイレベル又はロウレベルの信号を受けて前記
選択信号を生成する選択信号生成回路を有することを特
徴とする。
【００１９】請求項６記載の発明は、請求項１，３，４
又は５記載の発明のコンパレータ回路において、前記選
択回路は、クロックドインバータ、又はクロックドイン
バータとトランスファゲート、又はトランスファゲート
とインバータからなることを特徴とする。
【００２０】請求項７記載の発明は、請求項２，３，４
又は５記載の発明のコンパレータ回路において、前記第
１の選択回路は、クロックドインバータとトランスファ
ゲートとインバータ、又はトランスファゲートからなる
ことを特徴とする。
【００２１】請求項８記載の発明は、請求項２，３，４
又は５記載の発明のコンパレータ回路において、前記第
２の選択回路は、トランスファゲートクロックドインバ
ータとインバータもしくはクロックドインバータおよび
インバータからなることを特徴とする。
【００２２】請求項９記載の発明は、請求項１記載の発
明のコンパレータ回路において、前記コンパレータ部
は、トランスファゲートおよびインバータが並列接続さ
れたチョッパー型のコンパレータ部であることを特徴と
する。
【００２３】請求項１０記載の発明は、請求項１記載の
発明のコンパレータ回路において、前記コンパレータ部
は、増幅器を用いた増幅型のコンパレータ部であること
を特徴とする。
【００２４】請求項１１記載の発明は、入力信号とリフ
ァレンス信号とを入力し、前記リファレンス信号の値に
応じて前記入力信号のみを、あるいは前記リファレンス
信号と前記入力信号とのレベルを比較し比較結果を出力
するトランスファゲートおよびインバータが並列接続さ
れたチョッパー型のコンパレータ部を有することを特徴
とする。
【００２５】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の一形態を説明する。
【００２６】図１はこの発明の実施の形態に係わるスタ
テイック型（差動増幅型）のコンパレータ回路の構成を
示す図である。
【００２７】図１において、コンパレータ回路は、入力
端子１に与えられる入力信号とリファレンス端子２に与
えられるリファレンス信号を受けて、入力信号を反転し
た反転入力信号を生成し、選択信号にしたがって通常動
作時には入力信号の振幅内のレベルに固定して設定され
たリファレンス信号を選択し、テスト動作時、例えばバ
ーンインテスト動作時には反転入力信号を選択する選択
回路３と、選択回路３によって選択されたリファレンス
信号又は反転入力信号と入力端子１に与えられる入力信
号を受けて、両信号を比較して比較結果を出力するコン
パレータ回路４とを備えて構成されている。
【００２８】選択信号は、図２に示すようにリファレン
ス端子２に与えられる信号を受ける選択信号生成回路５
により生成され、又は専用に設けられたテスト端子６に
外部から与えられる。選択信号生成回路５は、通常動作
時にはリファレンス端子２に与えられるリファレンス信
号を受けて、リファレンス信号の選択を指令する選択信
号を生成し、一方、テスト動作時にはリファレンス端子
２に与えられるハイレベル又はロウレベルのテスト信号
を受けて、入力信号の選択を指令する選択信号を生成す
る。
【００２９】図１に戻って、上述した構成において、通
常動作時には、リファレンス信号がリファレンス端子２
に与えられ、選択信号生成回路５により生成された選択
信号又はテスト端子６に外部から与えられた選択信号に
基づいてリファレンス信号が選択回路３により選択さ
れ、選択されたリファレンス信号と入力端子１に与えら
れた入力信号がコンパレータ回路４によって比較され、
比較結果に応じたレベルの比較出力がコンパレータ４か
ら出力される。
【００３０】一方、バーンインテスト動作時には、リフ
ァレンス端子２に与えられたハイレベル又はロウレベル
のテスト信号が与えられて選択信号生成回路５により生
成された選択信号、又はテスト端子６に外部から与えら
れた選択信号に基づいて入力端子１に与えられたハイレ
ベル又はロウレベルの入力信号が選択回路３によって選
択されて反転され、この反転入力信号と入力端子１に与
えられた入力信号がコンパレータ回路４に与えられて比
較され、比較結果に応じたレベルの比較出力がコンパレ
ータ４から出力される。
【００３１】このように、バーンインテスト動作時に
は、入力信号を反転した反転入力信号をコンパレータ回
路４の一方の比較入力とすることにより、コンパレータ
回路４を動作状態とすることができるようになる。ま
た、入力信号のレベルのみにより出力信号のレベルを制
御することができる。
【００３２】したがって、上記実施の形態によれば、バ
ーンインテスト動作時に外部からリファレンス信号を供
給することなく、ハイレベル又はロウレベルの入力信号
とリファレンス端子２に供給されるハイレベル又はロウ
レベルの信号の２つのレベルの信号によってのみコンパ
レータ回路４を動作状態とすることが可能となる。これ
により、専用のバーンインテストボードを使用すること
なく一般的なバーンインテスト装置によりコンパレータ
回路のバーンインテストを実施することができる。
【００３３】ゆえに、専用のバーンインテストボードを
作成する手間や時間ならびに費用が不要となる。また、
リファレンス信号に代えて入力信号を選択するだけでコ
ンパレータ回路４が動作してバーンインテストを行うこ
とができるので、バーンインテストを簡単かつ容易に実
施することができる。
【００３４】また、テスト動作時に選択信号をリファレ
ンス信号から生成する場合には、テストのための専用の
端子を設ける必要がなく、端子数の増加の抑制が要求さ
れる場合に有効である。一方、テスト動作時に選択信号
を外部からテスト端子６に与える場合には、選択信号を
生成するための構成が不要となり、構成の小型化を図る
ことができる。
【００３５】図３、図４及び図５は、図１及び図２に示
すスタテイック型（差動増幅型）コンパレータ回路の具
体的な構成を示す図である。
【００３６】図３に示す実施の形態の特徴とするところ
は、コンパレータ回路４は、ゲート端子とドレイン端子
が接続されソース端子が高位電源ＶＤＤに接続されたＰ
チャネルのＦＥＴＰ１と、ゲート端子がＦＥＴＰ１のゲ
ート端子に接続されソース端子が高位電源ＶＤＤに接続
されたＰチャネルのＦＥＴＰ２と、ドレイン端子がＦＥ
ＴＰ１のゲート端子及びドレイン端子ならびにＦＥＴＰ
２のゲート端子に接続されたＮチャネルのＦＥＴＮ１
と、ゲート端子が入力端子１に接続されドレイン端子が
ＦＥＴＰ２のドレイン端子及び出力端子７に接続されソ
ース端子がＦＥＴＮ１のソース端子に接続されたＦＥＴ
Ｎ２と、ゲート端子が高位電源ＶＤＤに接続されドレイ
ン端子がＦＥＴＮ１及びＦＥＴＮ２の共通接続されたソ
ース端子に接続されソース端子がグランドＧＮＤに接続
されたＮチャネルのＦＥＴＮ３とを備えたスタテイック
型、即ち差動増幅型の構成を採用し、選択回路３は、入
力端子が入力端子１に接続され出力端子がＦＥＴＮ１の
ゲート端子に接続され選択信号Ｔで動作制御されるクロ
ックドインバータ８と、選択信号Ｔで導通制御されるＰ
チャネルのＦＥＴＰ４と選択信号Ｔを反転してなる選択
信号／Ｔで導通制御されるＮチャネルのＦＥＴＮ４とが
並列接続されたトランスファゲート９とからなる構成を
採用し、選択信号生成回路５は、リファレンス端子２に
与えられるリファレンス信号あるいはハイレベル又はロ
ウレベルの信号を受けて通常動作時にはロウレベルの選
択信号Ｔを出力しテスト動作時にはハイレベルの選択信
号Ｔを出力するバッファ１０と、リファレンス端子２に
与えられるリファレンス信号あるいはハイレベル又はロ
ウレベルの選択信号を受けて通常動作時にはハイレベル
の選択信号／Ｔを出力しテスト動作時にはロウレベルの
選択信号／Ｔを出力するインバータ１１とからなる構成
を採用したことにある。
【００３７】このような構成において、例えば回路全体
の高位電源ＶＤＤの電圧値を５．０Ｖ、グランドＧＮＤ
の電位を０Ｖとし、通常動作時は入力端子１に与えられ
る入力信号のハイレベル値は１．２Ｖ、ロウレベル値は
０．４Ｖ、リファレンス信号のレベル値は０．８Ｖに設
定され、バーンインテスト時にコンパレータ回路にはハ
イレベル値として５．０Ｖ、ロウレベル値として０Ｖの
信号しか与えられないものとする。
【００３８】まず、通常動作時は、図４のタイミングチ
ャートに示すように、リファレンス端子２に０．８Ｖの
リファレンス信号が与えられる。これにより、ロウレベ
ルの選択信号Ｔがバッファ回路１０から出力され、ハイ
レベルの選択信号／Ｔがインバータ回路１１から出力さ
れ、クロックドインバータ８が非動作状態となり、トラ
ンスファゲート９が導通状態となる。したがって、リフ
ァレンス信号はトランスファゲート９を介してコンパレ
ータ回路４のＦＥＴＮ１のゲート端子に内部リファレン
ス信号として与えられ、この内部リファレンス信号と入
力信号がコンパレータ回路４により比較され、図４に示
すように入力端子１に与えられる入力信号と同相の比較
出力が出力端子７から出力され、通常動作が行われる。
【００３９】次に、バーンインテスト時には、５．０Ｖ
のハイレベルのテスト信号がリファレンス端子２にバー
ンインテスト装置側から与えられる。これにより、ハイ
レベルの選択信号Ｔがバッファ１０から出力され、ロウ
レベルの選択信号／Ｔがインバータ回路１１から出力さ
れ、クロックドインバータ８は動作状態となり、トラン
スファゲート９は非導通状態となる。したがって、入力
端子１に与えられた入力信号は、コンパレータ回路４の
ＦＥＴＮ２のゲート端子に与えられ、またクロックッド
インバータ８を介して反転されてコンパレータ回路４の
ＦＥＴＮ１のゲート端子に内部リファレンス信号として
与えられる。
【００４０】すなわち、入力端子１にハイレベルの入力
信号が与えられると、ロウレベルの内部リファレンス信
号がＦＥＴＮ１のゲート端子に与えられ、入力端子１に
ロウレベルの入力信号が与えられると、ハイレベルの内
部リファレンス信号がＦＥＴＮ１のゲート端子に与えら
れる。これにより、図４に示すように逆相の信号がコン
パレータ回路４の入力に与えられて比較され、入力信号
に同期して入力信号のレベルに応じた出力信号が出力端
子７に与えられる。したがって、ハイレベルが５．０
Ｖ、ロウレベルが０Ｖの入力信号と、リファレンス端子
２に与えられる５．０Ｖのテスト信号によりコンパレー
タ回路４を動作させることができる。
【００４１】このように、この実施の形態では、ハイレ
ベルとロウレベルの２つのレベルの信号のみでバーンイ
ンテストを実施することができるようになる。また、バ
ーンインテストを行う際には、リファレンス端子２にハ
イレベルの信号を固定して与えた状態で入力信号を変化
させるだけでよいので、簡単かつ容易にバーンインテス
トを実施することができる。
【００４２】なお、バーンインテスト時にリファレンス
端子２に与えられるテスト信号のレベルはハイレベルで
なくともロウレベルであってもよく、この場合には、バ
ッファ１０及びインバータ１１を構成するＦＥＴのしき
い値等を調整して上記したレベルの選択信号Ｔ及び選択
信号／Ｔを得るようにすればよい。また、クロックドイ
ンバータ８がロウレベルの選択信号Ｔで動作状態とな
り、トランスファゲート９がハイレベルの選択信号Ｔと
ロウレベルの選択信号／Ｔで導通状態となるように構成
し、バーンインテスト時にロウレベルのテスト信号をリ
ファレンス端子２に与えるようにしてもよい。これらの
ことは、設計的事項として適宜選択して採用する事項で
ある。
【００４３】図５に示す実施の形態の特徴とするところ
は、図３に示す実施の形態に対して、バーンインテスト
のための専用のテスト端子６を設け、このテスト端子６
に外部から選択信号を与えることによってバッファ１２
で選択信号Ｔを生成し、またインバータ１３で選択信号
／Ｔを生成するようにしたことにあり、他は図３に示す
実施の形態と同様である。
【００４４】図６に示す実施の形態の特徴とするところ
は、図５に示す実施の形態に対して、トランスファゲー
ト９を削除してリファレンス端子２とコンパレータ回路
４のＦＥＴＮ１のゲート端子を接続し、リファレンス端
子２をオープン状態としてバーンインテストを行うよう
にしたことにあり、他は図５に示す実施の形態と同様で
ある。
【００４５】このような実施の形態においては、図５に
示す実施の形態と比べて構成を簡単化することができ
る。
【００４６】図７は請求項２記載の発明の実施の形態に
係わるスタテイック型（差動増幅型）コンパレータ回路
の構成を示す図である。
【００４７】図７において、コンパレータ回路は、選択
信号に基づいて通常動作時はリファレンス端子２に与え
られるリファレンス信号を選択し、バーンインテスト動
作時には入力端子１に与えられる入力信号を反転するこ
となく選択し、選択したリファレンス信号又は入力信号
をコンパレータ回路４の一方の入力に与える選択回路１
４と、選択信号に基づいて通常動作時はコンパレータ回
路４の比較出力を選択し、バーンインテスト動作時には
入力端子１に与えられる入力信号を選択し、選択した比
較出力又は入力信号をコンパレータ回路の出力とする出
力選択回路１５を備えて構成される。
【００４８】選択回路１４及び出力選択回路１５に与え
られる選択信号は、図１に示す実施の形態と同様に図２
に示す構成により得ている。
【００４９】図７に示す構成において、通常動作時は図
１に示す実施の形態と同様にして行われる。
【００５０】一方、バーンインテスト動作時には、コン
パレータ回路４の両入力にはともに入力信号が与えられ
動作状態となる。また、コンパレータ回路４の両入力に
同一の入力信号が与えられるので、入力信号を出力選択
回路１５により選択してコンパレータ回路の出力とする
ことによりコンパレータ回路の出力を確定するようにし
ている。
【００５１】このような実施の形態においては、バーン
インテスト時にコンパレータ回路４の両入力に同相の入
力信号が与えられるので、図１に示す実施の形態のよう
にコンパレータ回路４の両入力に逆相の入力信号が与え
られる場合に比べてコンパレータ回路４の差動入力とな
る両ＦＥＴのしきい値の変動量が同一となり、両ＦＥＴ
のしきい値のアンバランスを抑制することができる。こ
れにより、バーンインテストのような高温での動作試験
後であっても回路に大きな動作変動をもたらすことはな
くなり、通常使用時にコンパレータ回路が正常に動作す
ることができる。
【００５２】なお、図１に示す実施の形態のコンパレー
タ回路の回路構成において、バーンインテスト時にハイ
レベルの期間とロウレベルの期間が同一となる周期的な
入力信号を入力端子１に与えて、コンパレータ回路４の
差動入力となる両ＦＥＴに同一の負荷を与えるようにす
れば、上述した実施の形態と同様の効果を得ることがで
きる。
【００５３】図８、図９及び図１０は、図７に示す実施
の形態のコンパレータ回路の具体的な構成を示す図であ
る。なお、図８、図９及び図１０に示す実施の形態にお
いて、選択信号を生成する選択信号生成回路５の構成は
図３、図５及び図６に示す構成と同様である。
【００５４】図８に示す実施の形態のコンパレータ回路
の特徴とするところは、コンパレータ回路４は図３、図
５及び図６に示す構成と同様であり、選択回路１４は、
図３、図５及び図６に示すと同様のトランスファゲート
９と、入力端子１とコンパレータ回路４のＦＥＴＮ１の
ゲート端子との間に直列接続されて挿入されたインバー
タ１６及びクロックドインバータ１７とを備えた構成を
採用し、出力選択回路１５は、コンパレータ回路４のＦ
ＥＴＰ２とＦＥＴＮ２の共通接続されたドレイン端子と
出力端子７との間に直列接続されて挿入されたインバー
タ１８及びクロックドインバータ１９と、入力端子１と
出力端子７との間に直列接続されて挿入されたインバー
タ２０及びクロックドインバータ２１とを備えた構成を
採用したことにある。
【００５５】このような構成において、入力端子１及び
リファレンス端子２に与えられる信号は図３、図５及び
図６に示す構成と同様であり、選択信号Ｔ及び選択信号
／Ｔの生成においても同様となる。したがって、通常動
作時にはトランスファゲート９が導通状態及びクロック
ドインバータ１９が動作状態となり、クロックドインバ
ータ１７，２１が非動作状態となり、入力信号とリファ
レンス信号がコンパレータ回路４で比較されて、比較結
果がインバータ１８及びクロックドインバータ１９を介
して出力端子７に与えられる。
【００５６】一方、バーンインテスト時には、トランス
ファゲート９が非導通状態及びクロックドインバータ１
９が非動作状態となり、クロックドインバータ１７及び
クロックドインバータ２１が動作状態となり、入力信号
がコンパレータ回路４の一方の入力となるＦＥＴＮ２の
ゲート端子に与えられるとともに、入力信号はインバー
タ１６及びクロックドインバータ１７を介してコンパレ
ータ回路４の他方の入力となるＦＥＴＮ２のゲート端子
に与えられ、さらに、入力信号はインバータ２０及びク
ロックドインバータ２１を介して出力端子７に与えられ
て、バーンインテストが実施される。
【００５７】図９に示す実施の形態の特徴とするところ
は、図８に示す実施の形態に対して、バーンインテスト
のための専用のテスト端子６を設け、このテスト端子６
に外部からテスト信号を与えることによってバッファ１
２で選択信号Ｔを生成し、またインバータ１３で選択信
号／Ｔを生成するようにしたことにあり、他は図８に示
す実施の形態と同様である。
【００５８】図１０に示す実施の形態のコンパレータ回
路の特徴とするところは、図９に示す実施の形態のコン
パレータ回路に対して、トランスファゲート９を削除し
てリファレンス端子２とコンパレータ回路４のＦＥＴＮ
１のゲート端子を接続し、リファレンス端子２をオープ
ン状態としてバーンインテストを行うようにしたことに
あり、他は図９に示す実施の形態と同様である。
【００５９】このような実施の形態においては、図９に
示す実施の形態に比べて構成を簡単化することができ
る。
【００６０】図３、図５、図６に示す実施の形態におい
て、クロックドインバータ８に代えて、図１１に示すよ
うに選択信号Ｔで導通制御されるＮチャネルのＦＥＴＮ
５と選択信号を反転してなる選択信号／Ｔで導通制御さ
れるＰチャネルのＦＥＴＰ５とが並列接続されてなるト
ランスファゲート２２と、選択信号／Ｔを生成するイン
バータ２３とからなる回路を採用してもよい。このよう
な構成を採用した場合には、トランスファゲート２２の
入力側と入力端子１との間にインバータが挿入される。
【００６１】また、図８〜図１０に示す実施の形態にお
いて、クロックドインバータ１７に代えて、図１１に示
す直列接続されたトランスファゲート２２とインバータ
２３からなる回路を採用してもよい。このような構成を
採用した場合には、トランスファゲート２２の入力側と
入力端子１との間に接続されているインバータ１６は削
除される。
【００６２】図１及び図７に示す実施の形態において、
コンパレータ回路４は、図３、図４、図６ならびに図８
〜図１０に示す回路に代えて、図１２に示すように、ゲ
ート端子がグランドＧＮＤに接続されソース端子が高位
電源ＶＤＤに接続されたＰチャネルのＦＥＴＰ６と、ゲ
ート端子を一方の入力としソース端子がＦＥＴＰ６のド
レイン端子に接続されたＰチャネルのＦＥＴＰ７と、ゲ
ート端子を他方の入力としソース端子がＦＥＴＰ６のド
レイン端子に接続されドレイン端子に比較出力を与える
ＦＥＴＰ８と、ゲート端子とドレイン端子が接続されソ
ース端子がグランドＧＮＤに接続されたＮチャネルのＦ
ＥＴＮ７と、ゲート端子がＦＥＴＮ７のゲート端子に接
続されドレイン端子がＦＥＴＰ８のドレイン端子に接続
されソース端子がグランドＧＮＤに接続されたＦＥＴＮ
８とからなるスタテイック型、即ち差動増幅型の回路構
成を採用してもよい。
【００６３】次に、本発明の他の実施の形態のコンパレ
ータ回路に関して説明する。
【００６４】図１３は、請求項９記載の発明の実施の形
態に係わるダイナミック型（チョッパ型）のコンパレー
タ回路の構成図である。図１３に示すコンパレータ回路
は、入力端子１とリファレンス端子２の各々にトランス
ファゲート２５、２６を接続し、両端子１および２をク
ロックドインバータ２４で接続している。出力端子７側
では、インバータ２７とトランスファゲート２８を出力
端子７に対して並列に接続した構成を有する。このよう
に、実施の形態のコンパレータ回路においては、図１〜
図１２に示した実施の形態で説明したスタテイック型の
コンパレータ回路以外の、ダイナミック型のコンパレー
タ回路にこの発明を適用したものである。
【００６５】次に、この実施の形態のコンパレータ回路
の動作を説明する。
【００６６】図１４は、図１３に示す実施の形態のコン
パレータ回路の動作を説明するタイミングチャートであ
る。
【００６７】このコンパレータ回路の通常動作時におい
ては、入力端子１から電圧Ｖinの入力信号が、リファレ
ンス端子２から電圧Ｖref のリファレンス信号がコンパ
レータ回路内に入力され、出力端子７から比較結果が出
力される。
【００６８】一方、コンパレータ回路のバーンインテス
ト等のテストモード時では、テスト信号ＴＥＳＴがテス
ト端子６からコンパレータ回路内に入力される。これに
よりクロックドインバータ２４がオン（ＯＮ）状態にな
り、このクロックドインバータ２４で反転された電圧Ｖ
inの入力信号の反転信号がリファレンス端子６へ供給さ
れる。この時、リファレンス端子６はオープン状態にし
ておき、リファレンス信号等の制御信号を供給しない。
従って、テストモード時に、入力端子１へ供給される電
圧Ｖinの入力信号と、この入力信号をクロックドインバ
ータ２４で反転した電圧／Ｖinの反転信号とを比較する
ことにより、この２つの信号の電圧のみでコンパレータ
回路は動作する。図１３に示したコンパレータ回路内の
各ノードＡ、Ｂ、Ｃにおける通常動作時とテストモード
時での電位レベルの関係を以下に示す。
【００６９】通常動作時 Φ ハイレベル ロウレベル Ａ Ｖref Ｖin Ｂ Ｖthinv Ｖthinv ＋Ｖin−Ｖref Ｃ Ｖthinv Ｖthinv −Ｇ（Ｖin−Ｖref ） テスト動作時 Φ ハイレベル ロウレベル Ａ −Ｖin Ｖin Ｂ Ｖthinv Ｖthinv ＋２Ｖin Ｃ Ｖthinv Ｖthinv −２Ｇ＊Ｖin ここで、Ｖref はリファレンス信号の電圧値、Ｖinは入
力信号の電圧値、Ｖthinv はクロックドインバータ２４
のしきい値、Ｇはインバータ２７の利得（Gain）であ
る。
【００７０】このように、本発明をダイナミック型のコ
ンパレータ回路に適用した例としての図１３に示す実施
の形態のコンパレータ回路においても、テストモード時
に２つの信号レベルで動作可能である。
【００７１】次に、本発明の他の実施の形態のコンパレ
ータ回路を説明する。
【００７２】図１５は、請求項９記載の発明の他の実施
の形態に係わるダイナミック型（チョッパ型）のコンパ
レータ回路の構成図である。図１５に示すコンパレータ
回路の構成は、図１３に示した実施の形態のコンパレー
タ回路におけるクロックドインバータ２４の代わりに、
入力端子１とリファレンス端子２との間にインバータ２
９およびトランスファゲート３０を接続した構成であ
り、その他の構成要素は図１３に示した実施の形態のコ
ンパレータ回路のものと同じである。
【００７３】このように、クロックドインバータに代わ
りに、インバータ２９とトランスファゲート３０を直列
に接続し、その両端を入力端子１およびリファレンス端
子６に接続しても同様の効果を持つコンパレータ回路を
得ることができる。
【００７４】次に、本発明の他の実施の形態のコンパレ
ータ回路を説明する。
【００７５】図１６は、請求項１１記載の発明の他の実
施の形態に係わるダイナミック型の、（チョッパ型）の
コンパレータ回路の構成図である。図１６に示すコンパ
レータ回路は、リファレンス信号の電圧レベルＶref の
大小に応じて、例えばリファレンス信号の電圧Ｖref が
５．３ボルトの場合、テストモードであるとして、テス
ト信号Ｔおよび／Ｔ（即ち、図１〜図１２に示した実施
の形態のコンパレータ回路での選択信号Ｔおよび／Ｔと
同じ）を生成し、それ以外の低い電圧の場、通常動作モ
ードと見なしてテスト信号を生成しないインバータ３５
を備えている。さらにコンパレータ回路は、テストモー
ド時にＯＮするトランスファゲート３１および３２、テ
ストモード時にＯＦＦするトランスファゲート３３、３
４、そしてスイッチ制御信号Φおよび／Φを生成するナ
ンドゲート３８およびインバータ３９から構成されてい
る。このように、この実施の形態のコンパレータ回路で
は、リファレンス端子６から供給されるリファレンス信
号の電圧Ｖref のレベルの大小に応じてテストモード時
か否かを判断し、テストモード時の場合テスト信号Ｔ、
／Ｔをコンパレータ回路の内部で生成するものである。
【００７６】つぎに、図１６に示した実施の形態のダイ
ナミック型のコンパレータ回路の動作について説明す
る。
【００７７】図１７は、図１６に示した実施の形態のコ
ンパレータ回路の動作を説明するタイミングチャートで
ある。
【００７８】この実施の形態のコンパレータ回路は、テ
スト信号ＴＥＳＴをコンパレータ回路の外部から供給せ
ずに、内部で生成して動作するコンパレータ回路であ
る。即ち、テストモード時において、リファレンス端子
６から供給されるリファレンス信号のＨレベルの電圧レ
ベルＶref に基づいて、テスト信号Ｔおよび／Ｔをイン
バータ３５および３６を介して生成し、この生成された
テスト信号Ｔおよび／Ｔを用いて、トランスファゲート
３１、３４のスイッチ制御信号Φおよび／ΦをＮＡＮＤ
ゲート３８およびインバータ３９により生成し、テスト
モード時では、トランスファゲート３１、３２を常にＯ
Ｎ状態に、トランスファゲート３３、３４を常にＯＦＦ
状態にする。従って、テストモード時では、入力信号と
リファレンス信号との比較は行われず、入力信号の電圧
Ｖinがインバータ回路３７へ直接供給される。このよう
に、テストモード時では、２つのレベルの信号でコンパ
レータ回路は動作する。この場合、通常動作時にリファ
レンス端子６へ供給されるリファレンス信号の電圧Ｖre
f のレベルで、インバータ回路３５が動作しないように
（Ｖref の値をHighレベルとみなさないように）、イン
バータ回路３５のしきい値を調整しておく必要がある。
【００７９】このように、この実施の形態のコンパレー
タ回路では、テスト信号をコンパレータ回路内部で生成
し、２つのレベルの信号でテスト動作を実行することが
可能である。
【００８０】次に、本発明の他の実施の形態のコンパレ
ータ回路を説明する。
【００８１】図１８は、請求項１０記載の発明の実施の
形態に係わるアンプ型のコンパレータ回路の構成図であ
る。この実施の形態では、本発明を増幅器（アンプ）型
のコンパレータ回路に適用した例を示している。図にお
いて、４０は増幅器である。４１、４２はトランスファ
ゲートであり、４３はインバータである。これらのトラ
ンスファゲート４１、４２およびインバータ４３の構成
は、図１３に示したダイナミック型であるチョッパー型
コンパレータ回路の構成および動作と同様である。
【００８２】このように、本発明は、スタチック型、ダ
イナミック型、増幅型等の様々なタイプのコンパレータ
回路に適用可能であり、２つのレベルの信号でテスト動
作を実行することが可能である。
【００８３】
【発明の効果】以上説明したように、この発明によれ
ば、入力信号をコンパレータ回路の両入力端子に与え、
入力信号を出力端子に与えてコンパレータ回路のテスト
を行うようにしているので、ハイレベルとロウレベルの
２つのレベルの信号だけでテストモードを実施可能であ
る。これにより、特別なテストボードを使用することな
く標準的なテスト装置を用いて、通常動作時にリファレ
ンス信号を必要とするコンパレータ回路を簡単かつ容易
にテストすることができる。この結果、特別なテストボ
ードを作成する手間や時間ならびに費用を削減すること
ができる。
【００８４】さらに、この発明によれば、入力信号をコ
ンパレータ回路の一方の入力端子に与え、入力信号を反
転した反転入力信号をコンパレータ回路の他方の入力端
子に与えて、コンパレータ回路のテストを行うようにし
ているので、上述した請求項２記載の発明と同様な効果
を得ることができるとともに、コンパレ−タ回路の入力
段を構成する両ＦＥＴのしきい値のアンバランスが抑制
され、テスト後の特性の変化を抑制することができる。
【００８５】また、本発明は様々なタイプのコンパレー
タ回路へ応用でき、例えば、請求項１、３記載の発明に
示したスタテイック型（差動増幅型）のコンパレータ回
路、請求項９記載の発明に示したダイナミック型（チョ
ッパー型）のコンパレータ回路、そして請求項１０記載
の発明に示した増幅型のコンパレータ回路等に適用可能
であるという効果を有する。
【００８６】また、請求項４記載の発明によれば、選択
信号を外部からコンパレータ回路内に入力する端子を有
しているので、コンパレータ回路の外部から送信される
選択信号を用いることが可能であり、コンパレータ回路
内部で選択信号を生成する選択信号生成回路を組み込む
必要がないという効果がある。
【００８７】また、請求項５記載の発明によれば、リフ
ァレンス信号の電圧レベルに応じて選択信号をコンパレ
ータ回路内部で生成可能なので、特別なテストボードを
使用することなく標準的なテスト装置を用いて、通常動
作時にリファレンス信号を必要とするコンパレータ回路
を簡単かつ容易にテストすることができる。
【００８８】また、請求項１１記載の発明によれば、コ
ンパレータ回路は、リファレンス信号の値に応じて入力
信号のみを、あるいは前記リファレンス信号と前記入力
信号とのレベルを比較し比較結果を出力するように構成
したので、リファレンス信号端子とテストモード切替信
号端子を兼用して用いることができ、テストモード切替
信号端子が不要であるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態に係わるコンパレータ回
路の構成を示す図である。
【図２】図１に示すコンパレータ回路の選択信号を得る
構成を示す図である。
【図３】図１に示すコンパレータ回路の具体的な構成を
示す図である。
【図４】図３に示すコンパレータ回路のタイミングチャ
ートを示す図である。
【図５】図１に示すコンパレータ回路の他の実施の形態
の構成を示す図である。
【図６】図１に示すコンパレータ回路の他の具体的な構
成を示す図である。
【図７】この発明の他の実施の形態に係わるコンパレー
タ回路の構成を示す図である。
【図８】図７に示すコンパレータ回路の具体的な構成を
示す図である。
【図９】図７に示すコンパレータ回路の他の具体的な構
成を示す図である。
【図１０】図７に示すコンパレータ回路の他の具体的な
構成を示す図である。
【図１１】図３、図５、図６及び図８〜図１０に示す一
部構成と置換可能な構成を示す図である。
【図１２】図３、図５、図６及び図８〜図１０に示す一
部構成と置換可能な構成を示す図である。
【図１３】この発明の他の実施の形態に係わるダイナミ
ック型のコンパレータ回路の構成を示す図である。
【図１４】図１３に示すコンパレータ回路の動作を示す
タイミングチャートである。
【図１５】この発明の他の実施の形態に係わるダイナミ
ック型のコンパレータ回路の構成を示す図である。
【図１６】この発明の他の実施の形態に係わるダイナミ
ック型のコンパレータ回路の構成を示す図である。
【図１７】図１６に示すコンパレータ回路の動作を示す
タイミングチャートである。
【図１８】この発明の他の実施の形態に係わるアンプ型
のコンパレータ回路の構成を示す図である。
【図１９】従来のスタテイック型のコンパレータ回路の
構成を示す図である。
【図２０】従来のダイナミック型のコンパレータ回路の
構成を示す図である。
【図２１】従来のアンプ型のコンパレータ回路の構成を
示す図である。
【符号の説明】
１ 入力端子 ２ リファレンス端子 ３，１４ 選択回路 ４ コンパレータ回路 ５ 選択信号生成回路 ６ テスト端子 ７ 出力端子 ８，１７，１９，２１，２４，４３ クロックドインバ
ータ ９，２２，２５，２６，２８，３１〜３４，４１，４２
トランスファゲート １０，１２ バッファ １１，１３，１６，１８，２０，２３，２７，２９，３
５，３６，３７，３９インバータ １５ 出力選択回路 ４０ アンプ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H03K 5/08 H03F 3/45

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号とリファレンス信号を受けて、
    入力信号を反転した反転入力信号を生成し、選択信号に
    したがって通常動作時にはリファレンス信号を選択し、
    テスト動作時には反転入力信号を選択する選択回路と、 前記選択回路によって選択されたリファレンス信号又は
    反転入力信号と入力信号を受けて、両信号を比較して比
    較結果を出力するコンパレータ部とを有することを特徴
    とするコンパレータ回路。
  2. 【請求項２】 入力信号とリファレンス信号を受けて、
    選択信号にしたがって通常動作時にはリファレンス信号
    を選択し、テスト動作時には入力信号を選択する第１の
    選択回路と、 前記第１の選択回路によって選択された入力信号又はリ
    ファレンス信号と入力信号を受けて、両信号を比較して
    比較結果を出力するコンパレータ部と、 前記コンパレータ部の出力信号と入力信号を受けて、選
    択信号にしたがって通常動作時には前記コンパレータ部
    の出力信号を選択し、テスト動作時には入力信号を選択
    する第２の選択回路とを有することを特徴とするコンパ
    レータ回路。
  3. 【請求項３】 前記コンパレータ回路は、ＦＥＴ（電界
    効果トランジスタ）が差動接続された差動増幅型のコン
    パレータ部からなることを特徴とする請求項１又は２記
    載のコンパレータ回路。
  4. 【請求項４】 前記選択信号は、専用に設けられたテス
    ト端子に外部から与えられてなることを特徴とする請求
    項１，２又は３記載のコンパレータ回路。
  5. 【請求項５】 通常動作時はリファレンス信号を受けて
    前記選択信号を生成し、テスト動作時にはリファレンス
    信号が供給される端子に与えられるハイレベル又はロウ
    レベルの信号を受けて前記選択信号を生成する選択信号
    生成回路を有することを特徴とする請求項１，２又は３
    記載のコンパレータ回路。
  6. 【請求項６】 前記選択回路は、 クロックドインバータ、又はクロックドインバータとト
    ランスファゲート、又はトランスファゲートとインバー
    タからなることを特徴とする請求項１，３，４又は５記
    載のコンパレータ回路。
  7. 【請求項７】 前記第１の選択回路は、 クロックドインバータとトランスファゲートとインバー
    タ、又はトランスファゲートからなることを特徴とする
    請求項２，３，４又は５記載のコンパレータ回路。
  8. 【請求項８】 前記第２の選択回路は、 トランスファゲートクロックドインバータとインバータ
    もしくはクロックドインバータおよびインバータからな
    ることを特徴とする請求項２，３，４又は５記載のコン
    パレータ回路。
  9. 【請求項９】 前記コンパレータ部は、トランスファゲ
    ートおよびインバータが並列接続されたチョッパー型の
    コンパレータ部であることを特徴とする請求項１記載の
    コンパレータ回路。
  10. 【請求項１０】 前記コンパレータ部は、増幅器を用い
    た増幅型のコンパレータ部であることを特徴とする請求
    項１記載のコンパレータ回路。
  11. 【請求項１１】 入力信号とリファレンス信号とを入力
    し、前記リファレンス信号の値に応じて前記入力信号の
    みを、あるいは前記リファレンス信号と前記入力信号と
    のレベルを比較し比較結果を出力するトランスファゲー
    トおよびインバータが並列接続されたチョッパー型のコ
    ンパレータ部を有することを特徴とするコンパレータ回
    路。
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