JP5521840B2 - 半導体集積装置 - Google Patents
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Description
2 第2の入出力I/O
3 外部入力バッファ
4 第1の記憶装置
5 第2の記憶装置
6 DDR2コントローラ
7 第1のテスト出力回路
8 第2のテスト出力回路
9 第1の出力バッファ
10 第2の出力バッファ
13、20 差動入力回路
14 第1の遅延調整回路
15 第2の遅延調整回路
22 選択器
23 遅延調整回路
Claims (2)
- 少なくも第1、第2の差動入力回路を含むデータ入出力を行う高速インターフェース回路を備えた半導体集積装置において、
前記第1の差動入力回路は、一方の入力側に基準電圧が入力され、
前記第2の差動入力回路は、一方の入力側にデータ入力又は前記基準電圧のいずれか一方を選択手段で選択して入力され、
AC特性を測定するテストモード時は、前記第1の差動入力回路の一方の入力側へ前記基準電圧を入力するとともに、前記選択手段による入力選択により前記第2の差動入力回路の一方の入力側へ前記基準電圧を入力し、
前記第1の差動入力回路の他方の入力側へ前記高速インターフェース回路からの第1の出力データを入力するとともに、前記第2の差動入力回路の他方の入力側へ前記高速インターフェース回路からの第2の出力データを入力することを特徴とする半導体集積装置。 - 前記テストモード時における前記第1、第2の差動入力回路からの各出力信号を記憶する記憶手段と、該記憶手段を第1の外部端子からの信号で制御する制御手段と、前記記憶手段に記憶された前記各出力信号のデータを前記半導体集積装置の外へ出力する出力回路とを有し、
前記出力回路は前記出力を、前記高速インターフェース回路とは異なる第2の外部端子から出力することを特徴とする請求項1に記載の半導体集積装置。
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