JP2008249481A - Ｐｌｌ回路を備える半導体装置 - Google Patents

Abstract

【課題】ＲＯＭなどの内部回路の動作試験を簡便な手段で、システムクロックよりもパルス幅の狭いパルスなどを用いて行える半導体装置を提供する。
【解決手段】外部からの制御信号により、予め設定したパルス幅のパルスを調整して外部クロック（ＲＣＬＫ）に同期してテスト対象ＲＯＭ（３２）などの内部回路に出力するＰＬＬ回路１０と、テスタから外部クロック信号とテストパターン信号を前記テスト対象となるＲＯＭとに入力する手段（４１等）とを備えることを特徴とする半導体装置。予め設定したパルス幅のパルスを簡便かつ正確に外部テスタでモニタすることにより、簡便に、システムクロックよりもパルス幅の狭いパルスを用いた試験を行うことができる。
【選択図】図６

Description

本発明は、半導体集積回路に関し、特に、ＰＬＬを含む半導体装置に関する。

近年、半導体集積回路は、動作速度の高速化が進んでおり、テストにより、不具合品を除去することがさらに重要になっている。例えば、ＡＳＩＣにおいて多く用いられている同期式ＲＯＭなどの半導体装置の内部回路の動作確認を簡便な方法で行うことが望まれている。従来、比較的低速な集積回路テスタにおいては、テスト用基板での波形ばらつきにより最小パルスのばらつきをさけるため、図１に示すように２本の比較的パルス幅のあるクロック出力をテスタから出力し、集積回路内のゲート回路で２本のクロックを合成して短いパルス幅を得ていた。

しかし、低速な集積回路テスタ及び遅延を考慮していないテスト基板では、パルス幅よりもクロックのスキューが大きくなることもあり、テスタのタイミング調整の技術工数が必要であった。また、集積回路側も２本の高速なテストクロック入力端子を確保することが必要であり、端子の配置検討や回路のタイミング検証の工数が必要であった。なお、テスタの高速化や、種々の回路を付加して試験を行う方法は数多く提案されているが、これらは、相当のコストがかかり、低コストで従来の構成からの変更を少なくして試験を行うということは難しいものである。

あくまでも、高速なテスタを使うことなく、簡便に所望のテストを行う手段が特許文献１に開示されている。要説すると、特許文献１には、図２、図３に概要を示すように比較的安価な低速の試験装置を用いても高速のデバイスの実力に見合った書き込みパルス幅を得るこができる半導体記憶装置が開示されている。

具体的には、ＳＲＡＭの書き込みパルス発生回路に用いることが開示されており、図２に示すように、試験用の外部端子からの設定信号（ＰＳ）に基づいて試験用の書き込みパルスのパルス幅を可変に設定するパルス幅可変回路が開示されている。

また、図３に示すように、この書き込みパルス発生回路は、外部端子から与えられるクロック信号ＣＬＫと、試験用の外部端子（他の外部端子）から与えられる設定信号ＰＳと、ライトイネーブルバッファを介して入力されるライトイネーブル信号ＷＥＸとに応答して試験用書き込みパルスＴＷＰを発生することが開示されている。

図３をもう少し詳しく説明すると、書き込みパルス発生回路は、４ビット構成のシフトレジスタと複数のゲートが多段的に接続されている遅延回路とを備えている。更に、シフトレジスタは複数のＲＳフリップフロップを備えている。遅延回路は、複数のＮＯＲゲートと複数のインバータを備えている。シフトレジスタの各フリップフロップの出力は、遅延回路のＮＯＲゲートに接続されており、シフトレジスタをプログラマブルな記憶部分とすることで、シフトレジスタの所望の書き込みパルス幅に応じたデータを書き込むことができ、これにより、ソフト的に書き込みパルス幅を可変に設定可能としている、と開示されている。
特開平８−８３４９８号公報

しかしながら、特許文献１に開示された従来技術は、テスタのタイミング調整の技術工数が必要になるなどの問題は解消できているが、遅延回路に設けられたインバータの遅延時間と、ＮＯＲゲートの遅延時間の分だけパルス幅を増減するものであり、パルス幅はこれら素子の遅延時間のばらつきによって影響されるという問題が残っていた。

したがって、本発明は、高速なテスタを使うことなく、かつ、種々の回路を付加することなく、簡便な手段で内部回路、内部回路素子の動作確認テストを行える半導体装置を提供することを目的とする。

本発明の半導体装置は、半導体装置に内蔵されたＰＬＬと、前記ＰＬＬからのクロックを受けて前記システムクロックのパルス幅よりもパルス幅の小さいテストクロックを生成するテストクロック生成回路とを備えるＰＬＬ回路と、通常動作時には、前記半導体装置の内部回路素子に前記ＰＬＬ回路からシステムクロックを供給し、テスト動作時には、前記ＰＬＬ回路から前記テストクロックを前記内部回路素子に供給するクロック選択手段と、を備えたことを特徴とする。

本発明の半導体装置は、予め設定したパルス幅のパルスを入力クロックに同期して出力するＰＬＬ回路によって、テスト対象となる内部回路の出力を外部テスタでモニタするので、素子の遅延によるばらつきなどは生じず、システムクロックよりもパルス幅の狭いクロックなどに対するＲＯＭなどの内部回路のテスト、つまり、内部回路の性能評価として基本的なテストが簡便にできる。

以上のように、本発明に拠れば、簡便な構成でシステムクロックよりもパルス幅の狭いクロックなど所望のパルス幅で動作するかという内部回路のテストができるという効果を有する。

本発明の実施形態を図４から図８を用いて説明する。図４は、本発明のテスト回路内蔵ＰＬＬを備えた半導体装置１００である。この半導体装置は、本発明のＰＬＬ回路１０、ユーザ回路３０、テスト回路４０、外部端子１、テスト用切り替え端子２、テストバス切り替え端子３、基準クロック（以下、ＲＣＬＫとも記載）端子４、ＰＬＬ設定端子５、セレクタ５１、５２などを備える。なお、ユーザ回路３０は図示しないＲＯＭやＲＡＭなどの内部回路素子を備える。ここで、これらの内部回路素子は、内部回路、又は内部回路要素とも換言できる。なお、ＰＬＬ設定には、複数の設定信号が入力される。このＰＬＬ設定の詳細内容は後述する。また、ユーザ回路３０というのは、通常のＬＳＩの制御回路、記憶回路その他通常使用のための回路をいう。テスト回路４０とは、本発明によるテストの他、種々のテスト時に用いる回路である。

本発明の半導体装置１００は、その通常動作時には、外部端子１から、セレクタ５１を経由してユーザ回路に通常入力がされ、通常出力としてセレクタ５２、外部端子１を介して外部へ出力される。また、外部の基準クロック発生器からの基準クロック（ＲＣＬＫ）をＲＣＬＫ端子から受け、ＰＬＬ回路１０の内部で、ＰＬＬ設定端子５から受けたＰＬＬ設定信号のうち、所定の逓倍比設定信号により逓倍されたクロックをユーザ回路などへ供給する。また、この通常動作時のための逓倍されたクロックをテストクロックと区別するため、以下、システムクロックとも呼称する。なお、通常動作時のユーザ回路の動作等は、本発明の課題ではないので、その詳細な説明は割愛する。

図５は、本発明の要部であるＰＬＬ回路１０の概要と、ユーザ回路３０との関係などについて示すブロック図である。なお、図５では、説明を簡単にすべくユーザ回路３０にＲＯＭ３２を有する場合について示している。ＰＬＬ回路１０は更にＰＬＬ１１と、ＤＦＴ（Design-for-Test）回路２０とを備え、基準クロック（ＲＣＬＫ）をＰＬＬ回路の外部から受ける。通常は、図４に示したように基準クロック端子４を経て図示しない外部のクロック発生器から受けるが、図示しない内部のクロック発生器から得ても良い。なお、ＤＦＴ回路は、パルス幅可変回路ともいうべきものであり、本発明で重要な役割を果たしている。この構成等は後述する。更に、図４に示したＰＬＬ設定として、次の３つがある。第１に逓倍比設定、第２にDuty比設定、第３にＰＬＬ１１出力／テスト出力等選択の３つである。

ＰＬＬ１１は、逓倍比設定信号を受け、基準クロックの周波数を逓倍する公知のＰＬＬである。例えば、周波数を８逓倍した場合にはパルス幅は、１／８となる。この回路の詳細な説明は割愛する。なお、このＰＬＬ１１は通常の半導体装置に備えられているＰＬＬでよい。ただ、本発明に用いられるＰＬＬは、図示しないが、複数の逓倍比を持つＰＬＬであることが好ましい。一般にＰＬＬは複数の逓倍比を持つことが多いので、その選定には困難は伴わない。そして、通常動作時は、前述のように基準クロックを逓倍したクロック、つまり、システムクロックが、ＰＬＬ１１出力／テスト出力等選択信号のうち、ＰＬＬ出力選択信号を受けて、そのまま、ＤＦＴ回路２０から出力される。換言するとＤＦＴ回路２０をスルーする。ここで、ＰＬＬ１１は、システムクロックの為の逓倍比よりも高い逓倍比を備えるものであることが好ましい。この理由は後述する。

また、ＤＦＴ回路２０は、Duty比設定信号を外部のテスタなどから図４の説明に記載した経路を経て受けている。また、ＤＦＴ回路２０を経たクロックは、ユーザ回路３０のインバータ３１ａ、３１ｄ、３１ｃなどにより構成されるＣＴＳ（Clock Tree Synthesis）、つまり、クロックツリー回路、を通してＲＯＭ３２などの各回路素子に、換言すると各回路要素に、供給される。従って、ＰＬＬ１１とＣＴＳ（クロックツリー回路）の間にＤＦＴ回路２０が挿入されている、とも言える。

ＲＯＭのテスト動作時には２種類のクロックが選択できる。第１は、基準クロックである。ここで基準クロックは図示しない後述するように外部のテスタでもそのまま用いることができる程度の周波数のクロックであることが好ましい。ＰＬＬ回路１０内部では、基準クロックをＤＦＴ回路２０に受け、後述する図７に示すＤＦＴ回路２０内部のセレクタ２８で、基準クロックテスト出力を選択させることにより、基準クロックでＲＯＭのテストを行う公知の手段である。第２は、ＤＵＴＹ比設定信号と、最小パルス幅テストを行うテスト出力選択を行うことにより、本発明の最小パルス幅テストを行う手段との２種類のクロックの選択ができる。以下、第２の手段について、詳しく説明する。

図６は、本発明によりテストを行う場合に着目して、ＤＦＴ回路２０の出力クロックパルス、つまりＰＬＬ回路１０の出力クロックパルスと、テスト回路４０、ユーザ回路３０の内部の主要構成要素とテスト信号など外部信号等との関係を示したものである。図６でＰＬＬ設定と記載しているのは、図５の逓倍比設定とDuty比設定、ＰＬＬ１１出力／テスト出力等選択による設定の総称である。また、テスト信号とテストバス入力、及びＬＳＩ内部の他のユーザ回路からの入力を選択するセレクタ４１、また、出力を選択するセレクタ４２を備える。

なお、図６に示したテスト用切り替え信号は、図４のテストバス切り替え端子３を介して外部のテスタ等から供給されるものである。また、テストバス入力は、テスト動作時に、図４に示すテスト用切替端子２からのテストバス入力が、セレクタ５１で選択されたものである。同様に、テストバス出力は、テスト動作時に、セレクタ５２、テスト用切替端子２を介して外部のテスタ等に出力される。

即ち、試験に際しては、図４の通常使用の外部端子１の経路はセレクタ５１、５２で閉ざされる。そして、図５に示すようにＰＬＬ回路１０の出力クロック、つまり、ＤＦＴ回路２０の出力クロックがテストクロックとして、ＣＴＳを介して試験対象のＲＯＭ３２に入力される。

更に図４乃至図６を参照すると、この際、図４のセレクタ５１を経たテスト用切替信号は、テスト回路４０に供給される。その信号は、図６に示すセレクタ４１に入る。また、図４のテストバス切替端子３が活性化し、図６のテストバス入力として、セレクタ４１へ供給される。

このテストバス入力には、外部テスタからのテストパターン信号が乗っており、このテストパターン信号により、例えば、ＲＯＭ３２の図示しないアドレスなどが選択される。即ち、ＲＯＭへ読み出し命令（ＯＥ（Output enable ））と読み出しアドレス指定（ＡＤ）がなされる。また、その際のクロックは、このテストパターン信号と同期する形で、ＰＬＬ設定端子５に外部テスタからのテスト信号、即ち、所定の最小クロック幅テストか、通常の基準クロックテストか、などを選択する命令と共に供給される。例えば、最小クロック幅の１パルス試験の場合には、これを選択することにより、順次最小クロック幅の１パルスで読み出しができるか、が、所定のテストパターンに沿って行われ、その出力（ＤＯ）は、セレクタ４２を介して、テスト出力として図４のセレクタ５２を経て、テストバス切り替え端子３から外部テスタへ供給される。この結果を受けて、外部テスタは所定の点検プログラムに沿った出力がでているか、を確認し、ＲＯＭの評価が行われる。

なお、説明が遅れたが、基準クロックは、外部テスタのパターン信号がそのまま乗ることのできる周波数のクロック、つまり、外部テスタが対応できる範囲の低い周波数のクロックである。従って、本発明のテストクロックは、その生成方法は後述するが、システムクロックよりも低い周波数のクロックであり、かつ、そのパルス幅は、システムクロックのパルス幅よりも狭いパルス幅を得ることもできる所に特徴があるとも言える。なお、セレクタ４１に入っているＬＳＩ内部ユーザ回路は、実使用の際の各種動作回路であり、ＬＳＩとしての制御、演算処理等通常の機能を果たしている。また、セレクタ４２から出力されるＬＳＩ内部ユーザ回路出力は、これら実使用の際の種々の回路へ出力されるという意味で記載しており、本発明のテスト動作とは無関係である。

図７は、ＤＦＴ（Design-for-Test）回路２０の詳細な構成例である。基準クロックとＰＬＬ１１の出力クロックが、フリップフロップ（以下ＦＦとも略称する）２１、２２、２３、２４に供給され、ＦＦ２１からＦＦ２４とＡＮＤ回路２５、２６により、所定のパルス幅の1クロックを得るものである。なお、本構成例では、ＦＦは、Ｄフリップフロップを用いている。また、ＦＦ２１，ＦＦ２２の出力は、取り出していないので、図示は省略している。

次に、具体的な動作について説明する。前述のようにＰＬＬ１１は、複数の逓倍クロックを設定できるものである。テストの場合には、システムクロックの逓倍率よりも更に高い逓倍率の逓倍クロックを選択する。例えば、システムクロックの逓倍率が４倍であれば、例えば１６倍の逓倍率を設定するというものである。この設定は逓倍比設定をテスト時に選択することで得られる。このようにして得られたＰＬＬ１１の出力ＣＬＫを元にテストクロックを得る。なお、１６逓倍では、図示説明が煩雑になるので、以下の動作説明は、ＰＬＬ１１の出力ＣＬＫは基準クロックを８逓倍したクロックである場合の動作について、図７と図８のタイミングチャートを用いて詳細に述べる。

図８のタイミングチャートは、図７の各部を通過する信号と、ＰＬＬ１１の出力クロック（ＣＬＫ）を示すものである。なお、図８に示す出力クロック（ＣＬＫ）は、前述のようなＰＬＬ１１の高逓倍クロックである。図８中、ａは、図７の基準クロックＡ、つまり、ＦＦ２１に入る信号を示す。以下、同様に、ｂは、7図のＢ、つまりＦＦ２２に入る信号を示す。ｃは、7図のＣ、つまり、ＦＦ２２を出てＡＮＤ２５及び２６に入る信号を示す。 ｄは、7図のＤ、つまり、ＦＦ２３の反転出力信号で、ＡＮＤ２５に入る信号を示す。Eは7図のＥ、つまりＦＦ２４の反転出力であり、ＡＮＤ２６に入る信号を示す。ｆは、ＡＮＤ２５の出力であり、セレクタ２７に入力される信号を示す。ｇは、ＡＮＤ２６の出力を示す。つまり、図７のＤＦＴ回路は、Duty比設定信号を受けて、ｆかｇかのいづれかの出力クロックを得ている。つまり、ｆを選択したら基準クロックを８逓倍したクロックパルスとなり、ｇを選択すると、その１／２、つまり基準クロックを４逓倍したクロックパルスが選択できる。

さらに、ＤＦＴ回路２０は、これらのｆかｇかのクロックパルス、つまり最小パルス幅試験に用いるクロックパルスと、基準クロックのクロックパルス、更に、通常使用のＰＬＬ１１出力パルスのいずれかを選択するセレクタ２８を備える。この、セレクタ２８の出力が、ＰＬＬ回路１０の出力となる。これにより、ＰＬＬ回路１０からは、通常動作、テスト動作いずれの場合にも使用可能なクロックパルスが簡便に供給できる。なお、セレクタ２８は、ＤＦＴ回路２０の外側に配置してもよいのは勿論であり、また、ＰＬＬ回路１０の後段かつ、ユーザ回路３０の前段に配置しても良い。なお、図７は、ＦＦ２３とＦＦ２４とでパルス幅を調整するようにしているが、さらに図示しないＦＦを追加して、クロックパルスを変えてもよいことは勿論であり、多数の選択対象からセレクタで選定してもよいのは勿論である。

以上のように本発明によれば、通常動作時にも使用されるＰＬＬ回路を用いて精度の良いパルスを生成し、これを分周することによって精度良い所定パルス幅のパルスを生成することができることに加えて、その周波数は、外部テスタも使用可能な周波数の基準クロックに基づいているため、所定のパルス幅で内部回路、例えばＲＯＭやＲＡＭなどが正常に動作するか否かの試験などに用いて有用である。さらに、通常動作時よりもパルス幅の狭いパルスを用いることによって、内部回路の狭いパルス幅のパルス読み込みに対するマージンを容易に測定することが可能となる。これらの試験は、基本的な動作試験であり、重要なものである。本発明によれば、本来、回路動作に必要で備えられているＰＬＬ１１を用い、ＤＦＴ回路の追加程度でこの試験が簡単にできる点でも有用である。

なお、試験対象の内部回路は、ＲＯＭやＲＡＭなどに限定されることはなく、例えば、ゲート回路や論理回路など、システムクロックの供給を受けて動作する内部回路に有用である。また、本発明は、以上の実施形態に限定されることはなく、開示した発明の範囲でその変形などが自由にできることは言うまでもない。

従来技術の図である。 特許文献１に示された従来技術の概略図である。 特許文献１に示された従来技術の詳細図である。 本発明の同期式テスト回路内蔵ＰＬＬを備えた半導体装置のブロック図である。 本発明のＰＬＬ回路の要部と関連部分のブロック図である。 本発明のＰＬＬ回路と他の回路、外部端子等の説明図である。 本発明のＰＬＬ回路中のＤＦＴ回路のブロック図である。 ＤＦＴ回路の各部の信号のタイミングチャートである。

符号の説明

１ 外部端子
２ テスト用切り替え端子
３ テストバス切り替え端子
４ 基準クロック（ＲＣＬＫ）端子
５ ＰＬＬ設定端子
１０ ＰＬＬ回路
１１ ＰＬＬ
２０ ＤＦＴ回路
２１、２２、２３、２４ フリップフロップ
２５、２６ アンド回路
２７、２８ セレクタ
３０ ユーザ回路
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ インバータ
３２ ＲＯＭ
４０ テスト回路
４１、４２、５１、５２ セレクタ
１００ 半導体装置

Claims (6)

1. 半導体装置に内蔵されたＰＬＬと、前記ＰＬＬからのクロックを受けて前記システムクロックのパルス幅よりもパルス幅の小さいテストクロックを生成するテストクロック生成回路とを備えるＰＬＬ回路と、
   通常動作時には、前記半導体装置の内部回路素子に前記ＰＬＬ回路からシステムクロックを供給し、テスト動作時には、前記ＰＬＬ回路から前記テストクロックを前記内部回路素子に供給するクロック選択手段と、
   を備えたことを特徴とする半導体装置。
   
2. 請求項１において、前記テストクロックは、前記システムクロックよりも周波数が低いクロックであることを更に特徴とする半導体装置。
   
3. 請求項１又は請求項２において、前記テストクロックのクロック幅を可変するクロック幅可変信号入力端子を更に備えることを特徴とする半導体装置。
   
4. 請求項１乃至３のいずれかにおいて、前記クロック選択手段として、前記半導体装置に設けれた選択信号入力端子を更に備えることを特徴とする半導体装置。
   
5. 請求項１乃至４のいずれかにおいて、前記ＰＬＬ回路から出力される前記システムクロック又は前記テストクロックを前記内部回路素子に供給するクロックツリー回路を更に備えることを特徴とする半導体装置。
   
6. 請求項１乃至５のいずれかにおいて、前記ＰＬＬの逓倍比を設定する逓倍比設定端子を更に備えることを特徴とする半導体装置。
   
   

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