JP2007085827A - 半導体装置 - Google Patents
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Abstract
【解決手段】パルス発生回路41、51は、それぞれ、外部入力信号1の立ち上がり/立ち下がりエッジを検出して一定幅のパルス信号を出力する。パルス発生回路42、52は、遅延回路3からの出力信号の立ち上がり/立ち下がりエッジを検出してパルス信号を出力する。セレクタ回路6は、L幅を広げる場合には、パルス発生回路42、パルス発生回路51のパルス信号を、それぞれHエッジ/Lエッジ生成クロック信号として出力し、H幅を広げる場合には、パルス発生回路41、52のパルス信号をHエッジ/Lエッジ生成クロック信号として出力する。波形合成回路7は、セレクタ回路6からHエッジ/Lエッジ生成クロック信号を波形合成して新たにクロック信号を生成する。
【選択図】図1
Description
前記入力クロック信号のデューティ比を調整して内部クロック信号として出力するためのデューティ比調整回路を備えたことを特徴とする。
前記入力クロック信号の立ち上がりエッジを検出してパルス信号を出力する第1のワンショットパルス発生回路と、
前記入力クロック信号の立ち下がりエッジを検出してパルス信号を出力する第2のワンショットパルス発生回路と、
前記入力クロック信号を設定された遅延時間だけ遅延させて出力する遅延回路と、
前記遅延回路からの出力信号の立ち上がりエッジを検出してパルス信号を出力する第3のワンショットパルス発生回路と、
前記遅延回路からの出力信号の立ち下がりエッジを検出してパルス信号を出力する第4のワンショットパルス発生回路と、
前記入力クロック信号のロウレベルの幅を広げる旨の指示を入力した場合には、前記第3のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第2のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力し、前記入力クロック信号のハイレベルの幅を広げる旨の指示を入力した場合には、前記第1のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第4のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力するセレクタ回路と、
前記セレクタ回路からハイエッジ生成クロック信号が出力されるタイミングと、前記セレクタ回路からロウエッジ生成クロック信号が出力されるタイミングの間だけハイレベルとなる信号を内部クロック信号として出力する波形合成回路とから構成するようにしてもよい。
この波形合成回路7の具体的な回路構成例を図3に示す。波形合成回路7は、図3に示されるように、NチャネルMOSトランジスタ31〜34と、PチャネルMOSトランジスタ35、36と、インバータ37とから構成されている。セレクタ回路6からのLエッジ生成クロック信号は、NチャネルMOSトランジスタ31のゲートに入力され、Hエッジ生成区クロック信号は、NチャネルMOSトランジスタ34のゲートに入力される。また、インバータ37の出力は、デューティ比調整後のクロック信号として切替回路8に出力される。
2 デバイス初段回路
3 遅延回路
6 セレクタ回路
7 波形合成回路
8 切替回路
21 インバータ
22 遅延回路
23 NORゲート回路
24 遅延回路
25 インバータ
26 NORゲート回路
31〜34 NチャネルMOSトランジスタ
35、36 PチャネルMOSトランジスタ
37 インバータ
41、42 ワンショットパルス発生回路
51、52 ワンショットパルス発生回路
101 テストモード信号
102 切替信号
103 遅延量調節信号
Claims (4)
- 外部から入力された入力クロック信号に基づいて内部クロック信号を生成して使用する半導体装置において、
前記入力クロック信号のデューティ比を調整して内部クロック信号として出力するためのデューティ比調整回路を備えたことを特徴とする半導体装置。 - 前記デューティ比調整回路が、
前記入力クロック信号の立ち上がりエッジを検出してパルス信号を出力する第1のワンショットパルス発生回路と、
前記入力クロック信号の立ち下がりエッジを検出してパルス信号を出力する第2のワンショットパルス発生回路と、
前記入力クロック信号を設定された遅延時間だけ遅延させて出力する遅延回路と、
前記遅延回路からの出力信号の立ち上がりエッジを検出してパルス信号を出力する第3のワンショットパルス発生回路と、
前記遅延回路からの出力信号の立ち下がりエッジを検出してパルス信号を出力する第4のワンショットパルス発生回路と、
前記入力クロック信号のロウレベルの幅を広げる旨の指示を入力した場合には、前記第3のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第2のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力し、前記入力クロック信号のハイレベルの幅を広げる旨の指示を入力した場合には、前記第1のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第4のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力するセレクタ回路と、
前記セレクタ回路からハイエッジ生成クロック信号が出力されるタイミングと、前記セレクタ回路からロウエッジ生成クロック信号が出力されるタイミングの間だけハイレベルとなる信号を内部クロック信号として出力する波形合成回路とから構成された、請求項1記載の半導体装置。 - 前記遅延回路は、外部からの遅延量調節信号により遅延量の設定が可能である請求項2記載の半導体装置。
- 前記遅延回路は、外部からの遅延量調節信号により、立ち上がり時の遅延量と立ち下がり時の遅延量をそれぞれ独立して設定可能である請求項2記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008249481A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | Pll回路を備える半導体装置 |
KR101679375B1 (ko) | 2014-10-22 | 2016-11-25 | 한밭대학교 산학협력단 | 에이징을 감시하는 반도체 집적회로 및 그 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7612598B2 (en) * | 2007-04-27 | 2009-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Clock signal generation circuit and semiconductor device |
US7936199B2 (en) * | 2008-02-06 | 2011-05-03 | Micron Technology, Inc. | Apparatus and method for external to internal clock generation |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139659A (ja) * | 1995-11-13 | 1997-05-27 | Fujitsu Ltd | クロックのデューティ比調整回路 |
JPH1013194A (ja) * | 1996-06-19 | 1998-01-16 | Oki Electric Ind Co Ltd | 発振回路及びpll回路 |
JP2002009596A (ja) * | 2000-06-20 | 2002-01-11 | Nec Microsystems Ltd | Pwm信号発生回路およびpwm信号のデューティ比制御方法 |
JP2002298600A (ja) * | 2000-12-18 | 2002-10-11 | Hynix Semiconductor Inc | 半導体メモリ装置 |
JP2003240822A (ja) * | 2002-02-14 | 2003-08-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路の設計方法及びテスト方法 |
JP2005033089A (ja) * | 2003-07-10 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
US5583461A (en) * | 1994-09-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Internal clock signal generation circuit having external clock detection and a selectable internal clock pulse |
US5764091A (en) * | 1995-01-25 | 1998-06-09 | Matsushita Electric Industrial Co., Ltd. | Method and system for clock-signal waveform correction |
JP3607439B2 (ja) | 1996-11-11 | 2005-01-05 | 株式会社日立製作所 | 半導体集積回路装置 |
JP3745123B2 (ja) * | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
JP2001084763A (ja) * | 1999-09-08 | 2001-03-30 | Mitsubishi Electric Corp | クロック発生回路およびそれを具備した半導体記憶装置 |
JP2001307497A (ja) | 2000-02-16 | 2001-11-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3753925B2 (ja) * | 2000-05-12 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体集積回路 |
JP2004088679A (ja) * | 2002-08-29 | 2004-03-18 | Elpida Memory Inc | デューティ比検知回路 |
US7019574B2 (en) * | 2004-01-29 | 2006-03-28 | Schroedinger Karl | Circuit and method for correction of the duty cycle value of a digital data signal |
JP2004206879A (ja) | 2004-04-09 | 2004-07-22 | Fujitsu Ltd | 半導体集積回路 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139659A (ja) * | 1995-11-13 | 1997-05-27 | Fujitsu Ltd | クロックのデューティ比調整回路 |
JPH1013194A (ja) * | 1996-06-19 | 1998-01-16 | Oki Electric Ind Co Ltd | 発振回路及びpll回路 |
JP2002009596A (ja) * | 2000-06-20 | 2002-01-11 | Nec Microsystems Ltd | Pwm信号発生回路およびpwm信号のデューティ比制御方法 |
JP2002298600A (ja) * | 2000-12-18 | 2002-10-11 | Hynix Semiconductor Inc | 半導体メモリ装置 |
JP2003240822A (ja) * | 2002-02-14 | 2003-08-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路の設計方法及びテスト方法 |
JP2005033089A (ja) * | 2003-07-10 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008249481A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | Pll回路を備える半導体装置 |
KR101679375B1 (ko) | 2014-10-22 | 2016-11-25 | 한밭대학교 산학협력단 | 에이징을 감시하는 반도체 집적회로 및 그 방법 |
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