JP2002009596A

JP2002009596A - Ｐｗｍ信号発生回路およびｐｗｍ信号のデューティ比制御方法

Info

Publication number: JP2002009596A
Application number: JP2000184195A
Authority: JP
Inventors: Hiroaki Tsuda; 裕章津田; Takashi Kuwabara; 孝桑原
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-06-20
Filing date: 2000-06-20
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】０％から１００％デューティを実現できる構成
要素を削減したＰＷＭ信号発生回路を提供する【解決手段】ｎ（ｎは正の実数）ビット構成で、かつ
（２ⁿ −１）のカウント周期で動作しそのカウント値を
出力するカウント手段１０２と、このカウント手段１０
２の（２ⁿ −１）のカウント終了信号に応答して、カウ
ント値に対応する出力デューティ比０％から１００％の
うち任意に指定されるカウント値対応のデューティ比の
連続パルス列を生成するデューティ比制御手段を用い、
カウント手段１０２を（２ⁿ −１）のカウント周期で繰
り返しカウントさせるとともに、デューティ比制御手段
で選択するデューティ比はカウント数を基準にして出力
デューティ比０％から１００％までをそれぞれ対応さ
せ、かつその対応するデューティ比を指定する値はカウ
ント値の中から選択した値とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＷＭ（Pulse Widt
h Modulationパルス幅変調）信号発生回路およびＰＷＭ
信号のデューティ比制御方法に係わり、特にＰＷＭ信号
のデューティ比０％から１００％まで指定でき、かつ構
成要素を従来よりも減らしたＰＷＭ信号発生回路および
ＰＷＭ信号のデューティ比制御方法に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも多機能が要求
され大規模化している。そのため構成要素は可能な限り
少なくなるように回路構成を工夫し、限られたチップ面
積を効率的に使用することが求められている。

【０００３】上述した背景の下に、例えば、本発明の対
象分野であるＰＷＭ信号発生回路においても、従来から
様々な回路構成の改善がなされてきている。

【０００４】この種の従来のＰＷＭ信号発生回路は、マ
イクロコンピュータの周辺入出力回路のひとつとして自
動車用のバルブ制御、オーディオの電子ボリューム制
御、チューナーの同調回路、ＬＥＤや液晶表示装置の調
光回路等に用いられている。

【０００５】従来例のＰＷＭ信号発生回路の一例のブロ
ック図を示した図７を参照すると、クロック選択部１０
１と、１６進で００ＨからＦＦＨまでカウント動作をす
る２ ⁿ 進カウンタ１２２と、この２ⁿ 進カウンタ１２２
のカウント値に対応した出力デューティ比を指す設定値
が、同一基板上に形成されたマイクロコンピュータによ
りセットされるアクティブ信号幅制御レジスタ１０５
と、このアクティブ信号幅制御レジスタ１０５の記憶す
る設定値を、信号線Ｗ１３を介して入力する２ⁿのカウ
ント終了信号に応答して記憶する比較レジスタ１０４
と、この比較レジスタ１０４の記憶する設定値を２ⁿ 進
カウンタ１２２のカウント値と比較して一致信号または
不一致信号を出力するコンパレータ１０３と、２ⁿ 進カ
ウンタ１２２のオーバフロー信号でセットされ、コンパ
レータ１０３から出力される一致信号でリセットされる
とともに設定値で指定されたデューティ比のＰＷＭ信号
を生成するフリップフロップ１０６と、アクティブ信号
幅制御レジスタ１０５からの制御信号に応答して、通常
動作のポートモードまたはデューティ制御モードのコン
トロール・モードへの切り替えをする出力制御部１２３
とから構成される。

【０００６】ここでの２ⁿ 進カウンタ１２２は、この２
ⁿ 進カウンタ１２２がｎビット構成のとき、２のｎ乗
（２ⁿ ）回のカウント動作をする。このカウンタ１２２
のカウントが０からカウント開始し、２ⁿ までカウント
アップしたときオーバーフローしてオーバフロー信号を
アクティブにして信号線Ｗ１８に出力する。

【０００７】アクティブ信号幅制御レジスタ１０５は、
ＰＷＭ信号をアクティブにするための制御信号を信号線
Ｗ１８を介して出力制御部１２３へ出力する。さらに、
アクティブ信号幅制御レジスタ１０５は比較レジスタ１
０４へのアクティブ信号幅設定値を同一チップ上に搭載
するマイクロコンピュータからロードを行う。

【０００８】上述した構成を備える従来のＰＷＭ信号発
生回路の動作説明用のタイミングチャートを示した図８
を参照すると、このタイミングチャートは２ⁿ 進カウン
タ１２２の構成ビットｎを“８”とした場合の各部のタ
イミング関係を示したものである。

【０００９】２ⁿ 進カウンタ１２２が８ビット構成であ
るから２⁸ である２５６回のカウントを行うと、周期Ｔ
１は信号線Ｗ１１上のクロック信号の周期ｔ１を２５６
倍した値になる。

【００１０】例えば、周期Ｔ１において、図示されない
マイクロコンピュータからアクティブ信号幅制御レジス
タ１０５を介して比較レジスタ１０４に指示値として８
０Ｈが設定され、かつアクティブ信号幅制御レジスタ１
０５からの制御信号が信号線線Ｗ１８を介して出力制御
部１２３に与えられる。制御信号を受けた出力制御部１
２３はコントロール・モードに設定されてフリップフロ
ップ１０６の出力を選択する状態に切り替わっているも
のとする。

【００１１】周期Ｔ１の前の周期においてカウントの最
大値ＦＦＨから周期Ｔ１のカウント開始００Ｈへの切り
替わりタイミングで信号線Ｗ１８上にオーバーフロー信
号が出力される。このオーバーフロー信号に同期してフ
リップフロップ１０６がセットされ、そのアクティブレ
ベルとなる出力信号は出力制御部１２３を介して信号線
Ｗ１９上にＰＷＭ信号として出力される。

【００１２】２ⁿ 進カウンタ１２２のカウントが進み８
０Ｈになると、比較レジスタ１０４に既に設定されてい
る設定値８０Ｈと一致するので、カウント値が８０Ｈに
変化した瞬間のタイミングでコンパレータ１０３はその
信号線Ｗ１７上に一致信号を出力する。

【００１３】この一致信号に同期してフリップフロップ
１０６はリセットされ、信号線Ｗ１９上のＰＷＭ信号は
アクティブレベルからインアクティブレベルに変化す
る。この期間をＴ２として示してある。

【００１４】さらにカウントＦＦＨまで進んで周期Ｔ１
が終了し次の周期Ｔ３の００Ｈに入るタイミングでもオ
ーバーフロー信号が発生し、先の周期Ｔ２でインアクテ
ィブとなったＰＷＭ信号は再びアクティブレベルに変化
する。

【００１５】周期Ｔ３においては、比較レジスタ１０４
には設定値としてＦＦＨが設定されているとする。２ⁿ
進カウンタ１２２のカウント値がＦＦＨまで進むと、カ
ウント値がＦＦＨに変化した瞬間のタイミングでコンパ
レータ１０３はその信号線Ｗ１７上に一致信号を出力す
るので、先の周期Ｔ２の終了タイミングでアクティブと
なったＰＷＭ信号は再びインアクティブレベルに変化す
る。

【００１６】しかし、カウント値がＦＦＨから次の周期
Ｔ４のカウントの開始００Ｈへ変化するのでその切り替
わりタイミングで発生するオーバーフロー信号により、
ＰＷＭ信号は再びインアクティブレベルからアクティブ
レベルに変化する。

【００１７】そのため、ＰＷＭ信号がアクティブ状態に
なる信号幅としては、１６進でＦＦＨとなる最大値を指
定としたとき、カウント値がＦＦＨの１サイクル期間に
ＰＷＭ信号がインアクティブとなる期間が発生すること
になる。

【００１８】ここで、２ⁿ 進カウンタ１２２の構成ビッ
トｎが“８”である場合に、アクティブ信号幅制御レジ
スタ１０５に設定する設定値と２ⁿ 進カウンタ１２２の
カウント値とＰＷＭ信号の出力デューティ比との関係を
次に示す。

【００１９】設定値カウント値出力デューティ００Ｈ０００００００００／２５６０％：：：：：１０Ｈ０００１００００１６／２５６６．２５％：：：：：１ＥＨ０００１１１１０３０／２５６１１．７２％：：：：：３ＤＨ００１１１１００６０／２５６２３．４４％：：：：：７ＥＨ０１１１１１１０１２６／２５６４９．２２％７ＦＨ０１１１１１１１１２７／２５６４９．６１％８０Ｈ１０００００００１２８／２５６５０．００％：：：：：ＦＤＨ１１１１１１００２５３／２５６９８．８３％ＦＥＨ１１１１１１０１２５４／２５６９９．２２％ＦＦＨ１１１１１１１０２５５／２５６９９．６１％上記の関係を参照すると、アクティブ信号幅の設定値と
しては２ⁿ 進カウンタ１２２のカウント値に対応して
０、１、……、ＦＥＨ、ＦＦＨとし、出力デューティ比
はカウントの最大値２５６との比率で決まることを示し
てある。

【００２０】したがって、設定値“００Ｈ”は出力デュ
ーティ“０％”、設定値“ＦＥＨ”は出力デューティ
“９９．２２％”、設定値“ＦＦＨ”は出力デューティ
“９９．６１％”となる。すなわち、アクティブ信号幅
として、１６進でＦＦＨの最大値２５６を指定しても、
出力デューティ“９９．６０％”でありデューティ１０
０％を実現できない。

【００２１】上述した従来のＰＷＭ信号発生回路の一例
における１００％デューティを実現するためのソフトウ
ェアをフローチャートで示した図９を参照すると、ま
ず、アクティブ信号幅の設定値が１００％であるかどう
かを判断する（処理ステップＳ２０１）。アクティブ信
号幅の設定値が１００％ではない場合は、制御レジスタ
１０５からの制御信号で出力制御部１２３を制御してコ
ントロールモードにする（処理ステップＳ２０２）。ア
クティブ信号幅制御レジスタ１０５に００Ｈ、０１Ｈ、
……、ＦＥＨから所望の設定値を設定し、アクティブ期
間を決定する（処理ステップ２０３）。アクティブ信号
幅の設定値がＦＦＨの１００％なら、制御レジスタ１０
５の信号線Ｗ１８から入力する制御信号で出力制御部１
２３を制御することにより、強制的にＰＷＭ信号をアク
ティブレベルに保つためのポートモードにする（処理ス
テップＳ２０４）。

【００２２】一方、１００％のデューティが得られる他
の例が特開平５−２７５９９４号公報に記載されてい
る。同公報記載のパルス幅変調装置の構成を示した図１
０および同公報の段落「００１２」、「００１３」を参
照すると、８ビットカウンタ２２１がクロック信号の周
期Ｔに基づいてカウントをする。カウンタ２２１は１６
進のカウント値Ｎを初期値である００Ｈから最終値であ
るＦＦＨまでカウントし、カウント値がＦＦＨに達する
とオーバフロー信号を発生する。さらに、プリセット器
２２２が設けられ、カウンタ２２１からのオーバフロー
信号に応答して１６進０１Ｈをカウンタ２２１に強制的
に書込む。こうすることによって、カウンタ２２１は、
００Ｈではなく０１Ｈからカウントを初め、ＦＦＨに至
るまでカウントを続け、再度オーバフロー信号を出力す
るというサイクルを繰り返す。

【００２３】比較回路２２３は、比較器２２４と、レジ
スタ２２５と、零検出器２２６とを有する。レジスタ２
２５は、例えばＣＰＵ２２７から供給されるデューティ
値ｍを記憶する。比較器２２４が、クロック信号に同期
して、レジスタ２２５内に記憶されたデューティ値ｍと
カウンタ２２１からのカウント値Ｎとを比較し、両者が
一致したときに一致信号“１”をセットリセット・フリ
ップフロップ２２８のリセット端子Ｒに出力する。零検
出器２２６は、ｍの値が零であることを検出して、やは
り一致信号を出力する。例えば零検出信号と一致信号と
の論理和（ＯＲ）をとってフリップフロップ２２８のリ
セット端子へと出力する。

【００２４】

【発明が解決しようとする課題】上述したように従来の
ＰＷＭ信号発生回路は、アクティブ信号幅の設定値が１
００％であるかどうかを判断し、１００％なら制御レジ
スタからの制御信号で出力制御回路１２３を制御してポ
ートモードにすることで、強制的にＰＷＭ信号をアクテ
ィブレベルに保っている。また、１００％でないなら、
コントロールモードにして、アクティブ信号幅制御レジ
スタ１０５に００Ｈ、０１Ｈ、……、ＦＥＨから所望の
設定値を設定し、アクティブ期間を決定する。

【００２５】上述の手順を踏み、例えば２５６回のカウ
ントを行い、周期Ｔ１はクロック信号の周期を２５６倍
した値になる。アクティブ信号幅として、１６進でＦＦ
Ｈの最大値を設定としたとき、ＦＦＨの１サイクル期間
にインアクティブ期間が発生する。すなわち、アクティ
ブ信号幅として、１６進でＦＦＨの最大値を指定して
も、１００％デューティを実現できない。このハード的
に解決できない１００％デューティをソフト処理で強制
的に出力制御部を制御して１００％デューティを実現し
ていたので、ソフトウェアによるコントロールモードに
するための制御やポートモードにする制御を必要として
いた。

【００２６】一方、ハード的に１００％デューティを実
現する特開平５−２７５９９４号公報の例では、カウン
タにプリセット器を付加しているので、ハード的な指定
かソフト的な指定かいずれであっても、プリセットする
指定カウント値の指定を必要とし、その分制御が複雑に
なること、比較回路に零検出器を付加していること、オ
ーバーフロー信号を用いるため、フリップフロップのリ
セット入力にオーバフロー信号と一致信号と零検出信号
との論理演算が必要となり、リセット系路に論理ゲート
が付加されていること等から、構成要素が増加してしま
うことになる。従って、前述した、構成要素は可能な限
り少なくなるように回路構成を工夫し、限られたチップ
面積を効率的に使用するには充分とはいえない。

【００２７】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、カウンタの構成ビットｎが
“８”である場合の、アクティブ信号幅制御レジスタに
設定する設定値とＰＷＭ信号の出力デューティとの関係
を示しているアクティブ信号幅として、１６進でＦＦＨ
の最大値を指定しても１００％デューティを実現でき
る、構成要素を削減したＰＷＭ信号発生回路を提供する
ことにある。

【００２８】

【課題を解決するための手段】本発明のＰＷＭ信号発生
回路は、ｎ（ｎは正の実数）ビット構成で、かつ（２ ⁿ
−１）のカウント周期で動作しそのカウント値を出力す
る（２ⁿ −１）進カウント手段と、このカウント手段の
前記（２ⁿ −１）進のカウント終了信号に同期して、前
記カウント値に対応する出力デューティ比０％から１０
０％のうち任意に指定される前記カウント値対応のデュ
ーティ比の連続パルス列を生成するデューティ比制御手
段を有することを特徴とする。

【００２９】また、前記デューティ比制御手段は、前記
カウント値対応の出力デューティ比を指す設定値が、同
一基板上に形成されたマイクロコンピュータによりセッ
トされる制御レジスタ手段と、この制御レジスタ手段の
記憶する前記設定値を、前記（２ⁿ −１）進のカウント
終了信号に同期して記憶する比較レジスタ手段と、この
比較レジスタ手段の記憶する前記設定値を前記（２ⁿ −
１）進カウント手段の前記カウント値と比較して一致信
号または不一致信号を出力する比較手段と、前記（２ⁿ
−１）進のカウント終了信号でセットされ前記一致信号
でリセットされて前記設定値で指定されたデューティ比
のＰＷＭ（パルス幅変調）信号を生成するフリップフロ
ップ手段とから構成される。

【００３０】さらに、前記制御レジスタ手段に設定でき
る最大値および前記２ⁿ −１進カウント手段のカウント
数は同じ値とする。

【００３１】さらにまた、前記制御レジスタ手段を介し
て前記比較レジスタ手段に前記最大値を設定することに
より、前記最大値と前記カウント手段のカウント数とが
一致したとき前記デューティ比制御手段は前記デューテ
ィ比を１００％にして出力する。

【００３２】また、前記（２ⁿ −１）進カウント手段自
身が０から（２ⁿ −１）までの２ⁿ−１のカウント周期
でカウントを繰り返し、前記比較手段は、前記制御レジ
スタ手段および前記比較レジスタ手段それぞれの格納値
の一致がとれたクロックタイミングで前記一致信号を出
力して前記フリップフロップ手段をリセットする構成と
し、前記制御レジスタに最大値として前記（２ⁿ −１）
が設定されたときは前記カウント手段のカウントが１周
しても前記格納値の一致がとれずＰＷＭ信号がアクティ
ブレベルを維持する。

【００３３】さらに、前記（２ⁿ −１）進カウント手段
自身が１から２ⁿ までの（２ⁿ −１）のカウント周期で
カウントを繰り返し、前記比較手段は、前記制御レジス
タ手段および前記比較レジスタ手段それぞれの格納値の
一致がとれた次のクロックタイミングで前記一致信号を
出力して前記のリセットタイミングを遅らせその間に発
生するセットタイミングを優先させる構成とし、前記制
御レジスタに最大値として前記２ⁿ が設定されたとき前
記一致信号が出力されてもＰＷＭ信号がアクティブレベ
ルを維持する。

【００３４】本発明のＰＷＭ信号のデューティ比制御方
法は、ｎ（ｎは正の実数）ビット構成で、かつ（２ⁿ −
１）のカウント周期で動作しそのカウント値を出力する
（２ ⁿ −１）進カウント手段と、このカウント手段の前
記（２ⁿ −１）進のカウント終了信号に同期して、前記
カウント値に対応する出力デューティ比０％から１００
％のうち任意に指定される前記カウント値対応のデュー
ティ比の連続パルス列を生成するデューティ比制御手段
を用い、前記（２ⁿ −１）進カウント手段を（２ⁿ −
１）のカウント周期で繰り返しカウントさせるととも
に、前記デューティ比制御手段で選択するデューティ比
は前記カウント数を基準にして出力デューティ比０％か
ら１００％までをそれぞれ対応させ、かつその対応する
デューティ比を指定する値は前記カウント値の中から選
択した値とすることを特徴とする。

【００３５】本発明のＰＷＭ信号のデューティ比制御方
法の他の特徴は、ｎ（ｎは正の実数）ビット構成で、か
つ（２ⁿ −１）のカウント周期で動作する（２ⁿ −１）
進カウント手段と、任意の出力デューティ比を決定する
ための値が設定される制御レジスタ手段と、この制御レ
ジスタ手段の記憶値を前記（２ⁿ −１）進のカウント終
了信号に応答して記憶する比較レジスタ手段と、この比
較レジスタ手段の記憶値を前記カウント値と比較して一
致信号または不一致信号を出力する比較手段と、前記
（２ⁿ −１）進のカウント終了信号でセットされ前記一
致信号でリセットされＰＷＭ信号を出力するフリップフ
ロップ手段とを用い、前記（２ⁿ −１）進カウント手段
を初期化し所定のクロックを選択する第１の処理ステッ
プと、前記制御レジスタ手段に予め定める任意の設定値
を設定する第２の処理ステップと、前記カウント手段に
カウントを開始させ、カウント値が２ⁿ−１になると前
記（２ⁿ −１）進のカウント終了信号で前記フリップフ
ロップ手段をセットさせ前記ＰＷＭ信号をアクティブレ
ベルにする第３の処理ステップと、前記制御レジスタ手
段に格納された前記任意の設定値を前記（２ⁿ −１）進
のカウント終了信号に同期して前記比較レジスタ手段に
格納させる第４の処理ステップと、前記カウント値と前
記レジスタ手段に格納された前記設定値とを前記比較手
段に比較させ一致すると前記フリップフロップ手段をセ
ットして前記ＰＷＭ信号をインアクティブレベルにし、
不一致であればカウント開始に戻る第５の処理ステップ
とを繰り返し、前記カウント値で決まる出力デューティ
比０％から１００％のうちの任意のデューティの連続パ
ルス列を選択的に生成することにある。

【００３６】

【発明の実施の形態】まず、本発明の概要を述べると、
ｎ（ｎは正の実数）ビット構成で、かつ（２ ⁿ −１）の
カウント周期で動作しそのカウント値を出力するカウン
ト手段と、このカウント手段の（２ⁿ −１）のカウント
終了信号に応答して、カウント値に対応する出力デュー
ティ比０％から１００％のうち任意に指定されるカウン
ト値対応のデューティ比の連続パルス列を生成するデュ
ーティ比制御手段とを用い、カウント手段を（２ⁿ −
１）のカウント周期で繰り返しカウントさせるととも
に、デューティ比制御手段で選択するデューティ比はカ
ウント数を基準にして出力デューティ比０％から１００
％までをそれぞれ対応させ、かつその対応するデューテ
ィ比を指定する値はカウント値の中から選択した値とす
るものである。

【００３７】以下、図面を参照しながら本発明の実施形
態を詳細に説明する。図１は、本発明の第１の実施の形
態の構成を示すブロック図である。この図１を参照する
と、このＰＷＭ信号発生回路は、クロック選択部１０１
と、（２ⁿ −１）進カウンタ１０２と、コンパレータ１
０３と、比較レジスタ１０４と、アクティブ信号幅制御
レジスタ１０５と、フリップフロップ１０６とを備え
る。

【００３８】クロック選択回路１０１は、ＬＳＩ内部で
使用するために用意されたクロック群の中から予め定め
る１つのクロックを選択して信号線Ｗ１１に出力する。

【００３９】（２ⁿ −１）進カウンタ１０２は、クロッ
ク選択回路１０１から出力されたクロック信号を信号線
Ｗ１１を介して受け取り、１６進数の００Ｈ＝００００
００００からＦＥＨ＝１１１１１１１０までのカウン
ト、すなわち、（２ⁿ −１）回である２５５回までカウ
ントして、カウント終了信号を信号線Ｗ１３へ出力す
る。

【００４０】（２ⁿ −１）進カウンタ１０２は、００Ｈ
〜ＦＥＨのカウントをするカウンタである。つまり、カ
ウント値を保持するｎ個のフリップフロップと、カウン
ト値を次に進めるためにフリップフロップの入力生成を
する組合せ回路である。組合せ回路は００Ｈ〜ＦＦＨの
カウント値にすることにより、カウンタの構成をより簡
単に小さく出来るのでチップの縮小化には有利である。
しかし、小さく出来るだけで、無くすことは出来ない。

【００４１】なお、組合せ回路の入出力条件を変えて公
知の手法で回路合成すれば、カウント値が００Ｈ〜ＦＥ
Ｈ、後述する０１Ｈ〜ＦＦＨのカウンタとなる。

【００４２】アクティブ信号幅制御レジスタ（請求項の
制御レジスタ手段に相当する）１０５は、（２ⁿ −１）
進カウンタ１０２と同じｎビット構成であり、このＰＷ
Ｍ信号発生回路とともに同一半導体基板上に形成される
マイクロコンピュータ（不図示）から、このＰＷＭ信号
発生回路で発生させるべきデューティ比を指示するため
に予め定められた設定値が、バスラインを介して設定さ
れる。

【００４３】比較レジスタ１０４は、アクティブ信号幅
制御レジスタ１０５と同じｎビット構成であり、アクテ
ィブ信号幅制御レジスタ１０５に設定されて保持されて
いるデューティ比の設定値を、（２ⁿ −１）進カウンタ
１０２のカウント終了信号に応答して信号線Ｗ１５を介
して取り込む。

【００４４】コンパレータ（請求項の比較手段に相当す
る）１０３は、アクティブ信号幅制御レジスタ１０５か
ら信号線Ｗ１６を介して取り込んで保持しているデュー
ティ比の設定値と信号線Ｗ１２を介して取り込んだ（２
ⁿ −１）進カウンタ１０２の出力するカウント値の各ビ
ットの出力値とをそれぞれ比較するとともに、その比較
結果が一致すれば一致信号を不一致なら一致信号の極性
反転信号を出力する。

【００４５】フリップフロップ１０６は、（２ⁿ −１）
進カウンタ１０２のカウント終了信号を信号線Ｗ１３を
介してＳ端子に入力し、カウント終了信号がアクティブ
状態になるとセットされ、アクティブレベル（アクティ
ブ信号幅）を出力する。

【００４６】また、コンパレータ１０３の一致信号を信
号線Ｗ１７を介してＲ端子に入力し、一致信号がアクテ
ィブ状態になるとリセットされ、アクティブレベルにな
った出力をインアクティブレベルに変化させる。すなわ
ち、フリップフロップ１０６のＱ端子からアクティブ信
号幅が決定されたＰＷＭ信号が出力されることになる。

【００４７】以下、上述した構成を備えたＰＷＭ信号発
生回路の動作を説明する。

【００４８】クロック選択部１０１からクロック信号が
供給された（２ⁿ −１）進カウンタ１０２は、ｎビット
構成であるから、２のｎ乗より１つ少ないカウント、
（２ⁿ−１）進動作をする。この（２ⁿ −１）進動作の
カウントが最後ＦＥＨ＝１１１１１１１０まで終了しカ
ウント始めの値００Ｈ＝００００００００に戻すとき
に、カウント終了信号１０８をアクティブにする。

【００４９】第１の実施形態の動作説明用のタイミング
チャートであって、前述したｎビット構成の（２ⁿ −
１）進カウンタ１０２が、ｎ＝８である場合のタイミン
グを示した図２を参照すると、（２ⁿ −１）進カウンタ
１０２が８ビット構成であるから２⁷である２５５回の
カウントを行うと、周期Ｔ１は信号線Ｗ１１上のクロッ
ク信号の周期ｔ１を２５５倍した値になる。

【００５０】例えば、周期Ｔ１において、図示されない
マイクロコンピュータからアクティブ信号幅制御レジス
タ１０５を介して比較レジスタ１０４に設定値として８
０Ｈが設定されているものとする。

【００５１】周期Ｔ１の前の周期においてカウントの最
大値ＦＥＨから周期Ｔ１のカウント開始００Ｈへの切り
替わりタイミングで信号線Ｗ１３上に（２ⁿ −１）進の
カウント終了信号が出力される。この（２ⁿ −１）進の
カウント終了信号に同期してフリップフロップ１０６が
セットされ、そのアクティブレベルとなる出力信号は信
号線Ｗ１９上にＰＷＭ信号として出力される。

【００５２】（２ⁿ −１）進カウンタ１０２のカウント
が進み８０Ｈになると、比較レジスタ１０４に既に設定
されている設定値８０Ｈと一致するので、（２ⁿ −１）
進カウンタ１０２のカウントが８０Ｈに変化した瞬間の
タイミングでコンパレータ１０３はその信号線Ｗ１７上
にアクティブレベルの一致信号を出力する。

【００５３】この一致信号のアクティブレベルへの変化
のタイミングに同期してフリップフロップ１０６はリセ
ットされ、信号線Ｗ１９上のＰＷＭ信号はアクティブレ
ベルからインアクティブレベルに変化する。この期間を
Ｔ２として示してある。

【００５４】さらにカウントＦＥＨまで進んで周期Ｔ１
が終了し次の周期Ｔ３の００Ｈに入るタイミングでも
（２ⁿ −１）進のカウント終了信号が発生し、先の周期
Ｔ２でインアクティブとなったＰＷＭ信号は再びアクテ
ィブレベルに変化する。

【００５５】周期Ｔ３においては、比較レジスタ１０４
には設定値としてＦＦＨが設定されているとする。（２
ⁿ −１）進カウンタ１０２のカウントがＦＥＨまで進む
と、カウントＦＥＨの次は００Ｈにカウントが戻ってし
まうので、コンパレータ１０３においては比較レジスタ
１０４に設定された設定値ＦＦＨと（２ⁿ −１）進カウ
ンタ１０２のカウント値との一致はとれず、その出力は
不一致信号となる。従って、フリップフロップ１０６は
リセットされることなく、その出力であるＰＷＭ信号は
先の周期Ｔ２でアクティブレベルとなったままその状態
を維持する。

【００５６】つまり、比較レジスタ１０４にＦＦＨが設
定されたＴ３期間から他の設定値が設定されたＴ４期間
に遷移してもＰＷＭ信号はアクティブレベルのままであ
るからＴ３期間のデューティ比は２５５／２５５で１０
０％となる。

【００５７】上述したように、ＰＷＭ信号がアクティブ
状態になる信号幅として、１６進でＦＦＨとなる最大値
を指定としたとき、カウントＦＥＨの１サイクル期間に
ＰＷＭ信号がインアクティブとなるＦＦＨ期間ないため
ＰＷＭ信号がインアクティブとなる期間が発生すること
はない。

【００５８】ここで、（２ⁿ −１）進カウンタ１０２の
構成ビットｎが“８”である場合に、アクティブ信号幅
制御レジスタ１０５に設定する設定値と（２ⁿ −１）進
カウンタ１０２のカウント値とＰＷＭ信号の出力デュー
ティ比との関係を次に示す。

【００５９】設定値カウント値出力デューティ００Ｈ０００００００００／２５５０％：：：：：０４Ｈ０００００１００４／２５５１．５７％：：：：：０８Ｈ００００１０００８／２５５３．１４％：：：：：１０Ｈ０００１００００１６／２５５６．２７％：：：：：１０Ｈ０００１１１１０３０／２５５１１．７６％：：：：：３ＤＨ００１１１１００６０／２５５２３．５０％：：：：：７ＥＨ０１１１１１１０１２６／２５５４９．４１％７ＦＨ０１１１１１１１１２７／２５５４９．８０％８０Ｈ１０００００００１２８／２５５５０．２０％：：：：：ＦＤＨ１１１１１１００２５３／２５５９９．２２％ＦＥＨ１１１１１１０１２５４／２５５９９．６０％ＦＦＨ１１１１１１１０２５５／２５５１００．００％上記の関係を参照すると、アクティブ信号幅の設定値と
してはカウンタ１１１の構成ビットｎ＝８に対応する０
０Ｈ、０１Ｈ、……、ＦＥＨ、ＦＦＨとし、出力デュー
ティ比はカウント値の最大値２５５で１００％の比率に
決まることを示してある。

【００６０】ここで言う出力デューティ比とは、繰返し
周期期間内にＰＷＭ信号出力がアクティブとなる期間の
割合のことである。アクティブ信号幅制御レジスタ１０
５に最小値である００Ｈを指定したときには０％デュー
ティとなり、繰返し周期期間中すべてインアクティブ状
態になる。最大値である１６進でＦＦＨ、１０進で２５
５を指定したときには１００％デューティとなり、繰返
し周期期間中すべてアクティブ状態になる。

【００６１】したがって、設定値“００Ｈ”は出力デュ
ーティ０／２５５で“０％”、設定値“ＦＥＨ”は出力
デューティ２５４／２５５で“９９．６０％”、設定値
“ＦＦＨ”は出力デューティ２５５／２５５で“１００
％”となる。すなわち、アクティブ信号幅として、１６
進でＦＦＨの最大値２５５を指定すると、出力デューテ
ィ１００％を実現できる。

【００６２】上述したように、（２ⁿ −１）進カウンタ
１０２は、１６進数で表わせば、００ＨからＦＥＨまで
のカウントを繰り返し、周期Ｔ１は、クロック信号の周
期をカウント数である２５５倍した値になる。アクティ
ブ期間Ｔ２は、クロック信号の周期をアクティブ信号幅
制御レジスタ１０５に設定した値を乗じた値になる。

【００６３】上述した実施の形態の回路例を使用したと
きのプログラムのフローチャートを示した図３を参照す
ると、アクティブ信号幅制御レジスタ１０５に対するア
クティブ信号幅を設定する処理Ｓ１０１を行うだけであ
り、その後はハードウェア的に０％から１００％までの
出力デューティを実現できることを示している。

【００６４】つまり、前述した従来のソフトウェアによ
る１００％であるかどうかの判断処理ステップ３０１を
必要としない。

【００６５】また、従来の出力制御回路１２３を使用し
た強制的な信号出力と、そのためのソフトウェアによる
コントロールモードにする処理ステップＳ３０２の制御
やポートモードにする処理ステップＳ３０４の制御を必
要としない。

【００６６】また、開始００Ｈおよび終了ＦＥＨのよう
にカウントを固定するので、その都度カウント値をソフ
ト的またはハード的に指定する必要がなく、制御が簡単
である。

【００６７】上述した本発明のＰＷＭ信号発生回路の第
１の実施形態における０％〜１００％デューティを実現
する方法をフローチャートで示した図４を参照すると、
まず、（２ⁿ −１）進カウンタ１０２をはじめ内部回路
が初期化される（処理ステップＳ２０１）。（２ⁿ −
１）進カウンタ１０２が初期化されると所定のクロック
を選択する（処理ステップＳ２０２）。

【００６８】次に、図示しないマイクロコンピュータか
らアクティブ信号制御レジスタ１０５に前述した予め定
める設定値に基づき任意の設定値を設定する（処理ステ
ップＳ２０３）。

【００６９】次に、（２ⁿ −１）進カウンタ１０２にカ
ウントを開始させる（処理ステップＳ２０４）。

【００７０】（２ⁿ −１）進カウンタ１０２にカウント
値が１６進のＦＥＨ（＝１１１１１１１０＝２ⁿ −１＝
２５５）になるまでカウントさせ、カウント値が１６進
のＦＥＨになると、（２ⁿ −１）のカウント終了信号で
フリップフロップ１０６をセットさせ、ＰＷＭ信号をア
クティブレベルにする（処理ステップＳ２０５）。

【００７１】処理ステップＳ２０５と平行して、アクテ
ィブ信号幅制御レジスタ１０５に格納されている任意の
設定値を、（２ⁿ −１）のカウント終了信号に同期し
て、比較レジスタ１０４に取り込こませる（処理ステッ
プＳ２０６）。

【００７２】次に、コンパレータ１０３に、（２ⁿ −
１）進カウンタ１０２のカウント値と比較レジスタ１０
４の格納値である設定値とを比較させ、一致したか否か
を判断する（処理ステップＳ２０７）。不一致であれば
比較動作を続行する。

【００７３】比較結果が一致すると一致信号をアクティ
ブにして、フリップフロップ１０６をリセットすること
により、フリップフロップ１０６からＰＷＭ信号をイン
アクティブレベルにして出力させる（処理ステップＳ２
０８）。

【００７４】以上の処理Ｓ２０３からＳ２０８を繰り返
し、カウント値で決まる出力デューティ比０％から１０
０％のうちの任意のデューティの連続パルス列を選択的
に生成する。

【００７５】次に、本発明の第２の実施の形態を説明す
る。

【００７６】第２の実施の形態の構成のブロック図を示
した図５を参照すると、このＰＷＭ信号発生回路は、ク
ロック選択部１０１と、（２ⁿ −１）進カウンタ１１２
と、コンパレータ１１３と、比較レジスタ１０４と、ア
クティブ信号幅制御レジスタ１０５と、フリップフロッ
プ１０６とを備える。

【００７７】第１の実施形態における図２の（２ⁿ −
１）進カウンタ１０２とは違い、（２ ⁿ −１）進カウン
タ１１２は１６進数で表わして０１ＨからＦＦＨまでの
カウントを繰り返す。すなわち、（２ⁿ −１）進カウン
タ１１２は、クロック選択回路１０１から出力されたク
ロック信号を信号線Ｗ１１を介して受け取り、１６進数
の０１Ｈ＝０００００００１からＦＦＨ＝１１１１１１
１１までのカウント、すなわち、（２ⁿ −１）回である
２５５回までカウントして、（２ⁿ −１）進のカウント
終了信号を信号線Ｗ１３へ出力する。

【００７８】また、コンパレータ１１３は、第１の実施
形態におけるコンパレータ１０３とは違い、（２ⁿ −
１）進カウンタ１１２と比較レジスタ１０４との出力値
が一致した次のサイクルで一致信号をアクティブレベル
にする点で相違する。

【００７９】なお、出力値が一致した次のサイクルで一
致信号を出力させるには、本来のコンパレータ出力を信
号線Ｗ１１上のクロック信号に同期して動作するシフト
レジスタでシフトさせてもよいし、他の公知技術で実現
してもよい。

【００８０】上述した（２ⁿ −１）進カウンタ１１２と
比較レジスタ１０４以外の機能ブロックである、クロッ
ク選択部１０１と比較レジスタ１０４とアクティブ信号
幅制御レジスタ１０５とフリップフロップ１０６とは図
２の機能ブロックの同一符号が付されたものと同様であ
る。

【００８１】以下、上述した構成を備えたＰＷＭ信号発
生回路の動作を説明する。

【００８２】クロック選択部１０１からクロックが供給
された（２ⁿ −１）進カウンタ１１２は、ｎビット構成
であり上述したように、２のｎ乗より１つ少ないカウン
ト、（２ⁿ −１）進動作をする。この（２ⁿ −１）進動
作のカウントが最後ＦＦＨ＝１１１１１１１１まで終了
しカウント始めの値０１Ｈ＝０００００００１に戻すと
きに、（２ⁿ −１）進のカウント終了信号をアクティブ
レベルにして信号線Ｗ１３に出力する。

【００８３】第２の実施形態の動作説明用のタイミング
チャートであって、上述したｎビット構成の（２ⁿ −
１）進カウンタ１１２が、ｎ＝８である場合のタイミン
グチャートを示した図６を参照すると、（２ⁿ −１）進
カウンタ１１２が８ビット構成であるから１０進数で２
５５回のカウントを行うと、前述したように周期Ｔ１は
信号線Ｗ１１上のクロック信号の周期ｔ１を２５５倍し
た値になる。

【００８４】例えば、周期Ｔ１において、図示されない
マイクロコンピュータからアクティブ信号幅制御レジス
タ１０５を介して比較レジスタ１０４に設定値として８
０Ｈが設定されているものとする。

【００８５】周期Ｔ１の前の周期におけるカウントの最
大値ＦＦＨから周期Ｔ１のカウント開始０１Ｈへの切り
替わりタイミングで信号線Ｗ１３上に（２ⁿ −１）進の
カウント終了信号が出力される。この（２ⁿ −１）進の
カウント終了信号に同期してフリップフロップ１０６が
セットされ、そのアクティブレベルとなる出力信号は信
号線Ｗ１４上にＰＷＭ信号として出力される。

【００８６】（２ⁿ −１）進カウンタ１１２のカウント
が０１Ｈから進み８０Ｈになると、比較レジスタ１０４
に既に設定されている設定値８０Ｈと一致するので、
（２ⁿ−１）進カウンタ１１２のカウントが８０Ｈに変
化した次のタイミング、つまり８１Ｈへの切り替わりタ
イミングでコンパレータ１１３はその信号線Ｗ１７上に
アクティブレベルの一致信号を出力する。前述した第１
の実施形態では、コンパレータ１０３は８０Ｈに変化し
たタイミングで一致信号を出力していたが、ここでは１
クロックサイクル期間タイミングを遅らせていることが
理解されるであろう。

【００８７】この１クロックサイクル期間タイミングを
遅らせた一致信号のアクティブレベルへの変化のタイミ
ングに同期してフリップフロップ１０６はリセットさ
れ、信号線Ｗ１４上のＰＷＭ信号はアクティブレベルか
らインアクティブレベルに変化する。この期間をＴ２と
して示してある。

【００８８】さらにカウントＦＦＨまで進んで周期Ｔ１
が終了し次の周期Ｔ３の０１Ｈに入るタイミングでも
（２ⁿ −１）進のカウント終了信号が発生し、先の周期
Ｔ２でインアクティブとなったＰＷＭ信号は再びアクテ
ィブレベルに変化する。

【００８９】周期Ｔ３においては、比較レジスタ１０４
には設定値としてＦＦＨが設定されているとする。（２
ⁿ −１）進カウンタ１１２のカウントがＦＦＨまで進む
と、比較レジスタ１０４の設定値と（２ⁿ −１）進カウ
ンタ１１２のカウント値とが両方ともＦＦＨで一致がと
れるので、次のクロックサイクルの変化タイミングでコ
ンパレータ１１３は一致信号を出力する。

【００９０】しかし、同じタイミングでカウントＦＦＨ
の次は０１Ｈにカウントが戻ってしまうので、そのとき
発生する（２ⁿ −１）進のカウント終了信号に同期して
フリップフロップ１０６はセット状態が優先して続くこ
とになり、コンパレータ１１３からの一致信号は無視さ
れる。

【００９１】従って、フリップフロップ１０６は上述し
たタイミングではリセットされることはなく、その出力
であるＰＷＭ信号は先の周期Ｔ２でアクティブレベルと
なったままその状態を維持する。

【００９２】つまり、比較レジスタ１０４にＦＦＨが設
定されたＴ３期間から他の設定値が設定されたＴ４期間
に遷移してもＰＷＭ信号はアクティブレベルのままであ
るからＴ３期間のデューティ比は２５５／２５５で１０
０％となる。

【００９３】上述したように、この第２の実施形態にお
いても、ＰＷＭ信号がアクティブ状態になる信号幅とし
て、１６進でＦＦＨとなる最大値を指定としたとき、カ
ウントＦＦＨの１サイクル期間にＰＷＭ信号がインアク
ティブとなるＦＦＨ期間ないためＰＷＭ信号がインアク
ティブとなる期間が発生することはない。

【００９４】

【発明の効果】上述したように、本発明のＰＷＭ信号発
生回路およびＰＷＭ信号のデューティ比制御方法は、ｎ
（ｎは正の実数）ビット構成で、かつ（２ⁿ −１）のカ
ウント周期で動作しそのカウント値を出力するカウント
手段と、このカウント手段の（２ⁿ −１）進のカウント
終了信号に同期して、カウント値に対応する出力デュー
ティ比０％から１００％のうち任意に指定されるカウン
ト値対応のデューティ比の連続パルス列を生成するデュ
ーティ比制御手段を用い、カウント手段を（２ⁿ−１）
のカウント周期で繰り返しカウントさせるとともに、デ
ューティ比制御手段で選択するデューティ比はカウント
数を基準にして出力デューティ比０％から１００％まで
をそれぞれ対応させ、かつその対応するデューティ比を
指定する値はカウント値の中から選択した値とする。

【００９５】従って、ＰＷＭ信号がアクティブ状態にな
る信号幅として、１６進でＦＦＨとなる最大値を指定と
したとき、カウントＦＦＨの１サイクル期間にＰＷＭ信
号がインアクティブとなるＦＦＨ期間がないためＰＷＭ
信号がインアクティブとなる期間が発生することはな
く、アクティブ信号幅制御レジスタに対するアクティブ
信号幅を設定を行うだけで、０％から１００％までの出
力デューティのパルス列の生成を実現できる。

【００９６】また、従来のようなソフトウェアによる１
００％であるかどうかの判断処理プログラムを必要とし
ない。

【００９７】また、出力制御回路を使用して強制的に１
００％デューティの信号を出力させることと、そのため
のソフトウェアによるコントロールモードにする制御や
ポートモードにする制御プログラムも必要としない。

【００９８】さらに、従来技術で述べたどの従来例より
も少ない構成要素で実現しているので、限られたチップ
面積の有効活用ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示すブロック
図である。

【図２】第１の実施形態の動作説明用のタイミングチャ
ートである。

【図３】第１の実施の形態における回路例を適用したと
きのプログラムのフローチャートである。

【図４】第１の実施形態における１００％デューティを
実現する方法を説明するフローチャートである。

【図５】第２の実施の形態の構成を示すブロック図であ
る。

【図６】第２の実施形態の動作説明用のタイミングチャ
ートである。

【図７】従来のＰＷＭ信号発生回路の構成を示すブロッ
ク図である。

【図８】従来のＰＷＭ信号発生回路の動作説明用のタイ
ミングチャートである。

【図９】従来のＰＷＭ信号発生回路の一例における１０
０％デューティを実現するためのソフトウェアをフロー
チャートである。

【図１０】他の従来例のパルス幅変調装置の構成を示し
たブロック図である。

【符号の説明】

１０１クロック選択部１０２,１１２（２ⁿ −１）進カウンタ１０３,１１３コンパレータ１０４比較レジスタ１０５アクティブ信号幅制御レジスタ１０６フリップフロップ１２２２ⁿ 進カウンタ１２３出力制御部２２１カウンタ２２２プリセット器２２３比較回路２２４比較器２２５レジスタ２２６零検出器２２７ＣＰＵＷ１１,Ｗ１２，Ｗ１３，Ｗ１４，Ｗ１５，Ｗ１６，Ｗ
１７,Ｗ１８信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者桑原孝神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株式会社内Ｆターム(参考） 5H730 AA15 FF07 FF09 FG05 FV09 5H740 GG04 JA26 JA28 5J039 HH06 KK05 KK20 KK23 KK26 MM06

Claims

【特許請求の範囲】

【請求項１】ｎ（ｎは正の実数）ビット構成で、かつ
（２ⁿ −１）のカウント周期で動作しそのカウント値を
出力する（２ⁿ −１）進カウント手段と、このカウント
手段の前記（２ⁿ −１）進のカウント終了信号に同期し
て、前記カウント値に対応する出力デューティ比０％か
ら１００％のうち任意に指定される前記カウント値対応
のデューティ比の連続パルス列を生成するデューティ比
制御手段を有することを特徴とするＰＷＭ信号発生回
路。
【請求項２】前記デューティ比制御手段は、前記カウ
ント値対応の出力デューティ比を指す設定値が、同一基
板上に形成されたマイクロコンピュータによりセットさ
れる制御レジスタ手段と、この制御レジスタ手段の記憶
する前記設定値を、前記（２ⁿ −１）進のカウント終了
信号に同期して記憶する比較レジスタ手段と、この比較
レジスタ手段の記憶する前記設定値を前記（２ⁿ −１）
進カウント手段の前記カウント値と比較して一致信号ま
たは不一致信号を出力する比較手段と、前記（２ⁿ −
１）進のカウント終了信号でセットされ前記一致信号で
リセットされて前記設定値で指定されたデューティ比の
ＰＷＭ（パルス幅変調）信号を生成するフリップフロッ
プ手段とから構成される請求項１記載のＰＷＭ信号発生
回路。
【請求項３】前記制御レジスタ手段に設定できる最大
値および前記２ⁿ −１進カウント手段のカウント数は同
じ値とする請求項２記載のＰＷＭ信号発生回路。
【請求項４】前記制御レジスタ手段を介して前記比較
レジスタ手段に前記最大値を設定することにより、前記
最大値と前記カウント手段のカウント数とが一致したと
き前記デューティ比制御手段は前記デューティ比を１０
０％にして出力する請求項２記載のＰＷＭ信号発生回
路。
【請求項５】前記（２ⁿ −１）進カウント手段自身が
０から（２ⁿ −１）までの２ⁿ −１のカウント周期でカ
ウントを繰り返し、前記比較手段は、前記制御レジスタ
手段および前記比較レジスタ手段それぞれの格納値の一
致がとれたクロックタイミングで前記一致信号を出力し
て前記フリップフロップ手段をリセットする構成とし、
前記制御レジスタに最大値として前記（２ⁿ −１）が設
定されたときは前記カウント手段のカウントが１周して
も前記格納値の一致がとれずＰＷＭ信号がアクティブレ
ベルを維持する請求項２記載のＰＷＭ信号発生回路。
【請求項６】前記（２ⁿ −１）進カウント手段自身が
１から２ⁿ までの（２ⁿ −１）のカウント周期でカウン
トを繰り返し、前記比較手段は、前記制御レジスタ手段
および前記比較レジスタ手段それぞれの格納値の一致が
とれた次のクロックタイミングで前記一致信号を出力し
て前記フリップフロップ手段のリセットタイミングを遅
らせその間に発生するセットタイミングを優先させる構
成とし、前記制御レジスタに最大値として前記２ⁿ が設
定されたとき前記一致信号が出力されてもＰＷＭ信号が
アクティブレベルを維持する請求項２記載のＰＷＭ信号
発生回路。
【請求項７】ｎ（ｎは正の実数）ビット構成で、かつ
（２ⁿ −１）のカウント周期で動作しそのカウント値を
出力する（２ⁿ −１）進カウント手段と、このカウント
手段の前記（２ⁿ −１）進のカウント終了信号に同期し
て、前記カウント値に対応する出力デューティ比０％か
ら１００％のうち任意に指定される前記カウント値対応
のデューティ比の連続パルス列を生成するデューティ比
制御手段を用い、前記（２ⁿ −１）進カウント手段を
（２ⁿ −１）のカウント周期で繰り返しカウントさせる
とともに、前記デューティ比制御手段で選択するデュー
ティ比は前記カウント数を基準にして出力デューティ比
０％から１００％までをそれぞれ対応させ、かつその対
応するデューティ比を指定する値は前記カウント値の中
から選択した値とすることを特徴とするＰＷＭ信号のデ
ューティ比制御方法。
【請求項８】ｎ（ｎは正の実数）ビット構成で、かつ
（２ⁿ −１）のカウント周期で動作する（２ⁿ −１）進
カウント手段と、任意の出力デューティ比を決定するた
めの値が設定される制御レジスタ手段と、この制御レジ
スタ手段の記憶値を前記（２ⁿ −１）進のカウント終了
信号に応答して記憶する比較レジスタ手段と、この比較
レジスタ手段の記憶値を前記カウント値と比較して一致
信号または不一致信号を出力する比較手段と、前記（２
ⁿ −１）進のカウント終了信号でセットされ前記一致信
号でリセットされＰＷＭ信号を出力するフリップフロッ
プ手段とを用い、前記（２ⁿ −１）進カウント手段を初
期化し所定のクロックを選択する第１の処理ステップ
と、前記制御レジスタ手段に予め定める任意の設定値を
設定する第２の処理ステップと、前記カウント手段にカ
ウントを開始させ、カウント値が２ⁿ−１になると前記
（２ⁿ −１）進のカウント終了信号で前記フリップフロ
ップ手段をセットさせ前記ＰＷＭ信号をアクティブレベ
ルにする第３の処理ステップと、前記制御レジスタ手段
に格納された前記任意の設定値を前記（２ⁿ −１）進の
カウント終了信号に同期して前記比較レジスタ手段に格
納させる第４の処理ステップと、前記カウント値と前記
レジスタ手段に格納された前記設定値とを前記比較手段
に比較させ一致すると前記フリップフロップ手段をセッ
トして前記ＰＷＭ信号をインアクティブレベルにし、不
一致であればカウント開始に戻る第５の処理ステップと
を繰り返し、前記カウント値で決まる出力デューティ比
０％から１００％のうちの任意のデューティの連続パル
ス列を選択的に生成することを特徴とするＰＷＭ信号の
デューティ比制御方法。