JP2006303863A - パルス信号生成装置 - Google Patents

Abstract

【課題】 ＣＰＵが周期やデューティ比の値を設定するタイミングを制御せずに、所望のタイミングで周期やデューティ比を変更する。
【解決手段】 周期の複数の値を記憶する手段１と、複数の周期の何れかに対応する値を保持する手段２と、入力クロック数をカウントする回路３と、回路３の出力と手段２に保持されている値とが一致した時に一致信号を出力する回路４と、一致信号出力時点を周期決定時点としてパルス信号を出力する回路５と、制御信号の入力に対応して手段１の記憶する周期のいずれかを選択して、選択された周期に対応する値を手段２に出力する回路６とを備える。
【選択図】図１

Description

本発明はパルス信号の生成方式に係り、さらに詳しくは入力されるクロックの数をカウントし、そのカウント値に対応する所定の周期とデューティ比を持つＰＷＭ（パルス幅変調）信号を生成するパルス信号生成装置に関する。

一般的な従来のＰＷＭ信号出力装置では、周期の値が設定されるレジスタと、デューティ比の値が設定されるレジスタと、入力クロックの数をカウントするタイマが備えられ、レジスタに設定されている値とタイマのカウント値とを比較して、設定された所定の周期とデューティ比を持つパルス信号を出力する動作が行われる。

装置の起動時にはタイマのカウント値は“０”に設定されており、その後クロックが入力されるたびにカウント値はインクリメントされ、そのカウント値がデューティ設定用レジスタに設定された値と等しくなった時にＰＷＭ出力信号を反転させ、さらにカウント値が周期設定用レジスタに設定された値と等しくなった時にもＰＷＭ出力信号を反転させるとともに、タイマのカウント値は０にリセットされ、カウント動作が継続される。

このように周期設定用レジスタやデューティ設定用レジスタに周期やデューティ比に対応するクロック数を設定する方法としては、例えばＣＰＵがパルス信号生成装置からの割り込み要求信号を受け取り、その割り込み要求に対応して周期やデューティ比に対応するカウント数を設定する方法が従来一般的に用いられている。この割り込み要求に対応する周期・デューティ比の変更動作の従来例について、図１２と図１３を用いて説明する。

図１２はパルス信号生成装置の従来例の構成ブロック図である。同図においてパルス信号生成装置２００は、ＣＰＵバスインターフェース回路２０２によってＣＰＵ２０１と接続され、周期設定レジスタ２０３、デューティ設定レジスタ２０４、タイマカウンタ２０５、周期値比較回路２０６、デューティ値比較回路２０７、およびＰＷＭ出力信号生成回路２０８を備えている。

ここでは、パルス信号生成装置２００からＣＰＵに対して、周期設定レジスタ２０３とデューティ設定レジスタ２０４との設定値を書き換えることを要求する割り込み要求が出力されるものとするが、この割り込み要求発生条件としては、例えばタイマカウンタ２０５のカウント値が周期に対応する値と一致した場合、あるいはデューティ（比）に対応する値と一致した場合などがあるが、図１３のタイムチャートでは、タイマカウンタ２０５の出力するタイマカウント値２５４が、デューティ設定レジスタ２０４から出力されるデューティ値２５１と一致することがデューティ値比各回路２０７によって判定された時に、割り込み要求がＣＰＵ２０１に対して出力されるものとする。

図１３の動作タイムチャートにおいては、周期の値とデューティ比の値とのセットが２セット存在するものとし、１周期毎に交互にこれら２つのセットの周期とデューティ比の値が、ＣＰＵ２０１からＣＰＵバスインターフェース回路２０２を介して周期設定レジスタ２０３、デューティ設定レジスタ２０４に設定されて、ＰＷＭ信号の出力動作が行われるものとする。

例えばタイマカウンタ２０５の出力するタイマカウント値２５４が、デューティ設定レジスタ２０４に設定されている値と一致したことが検出された時点で出力される割り込み要求信号に対応して、ＣＰＵ２０１は周期設定レジスタ２０３、デューティ設定レジスタ２０４に新たな値を設定し、その次の周期においてはその周期の値とデューティ比の値に対応するＰＷＭ信号の出力動作が行われることになる。なおここで周期設定レジスタ２０３の設定値は“ｎ”から“ｐ”に、デューティ設定レジスタ２０４の設定値は“ｍ”から“ｑ”に変更される。

さらに図１３において、例えば（２）の時間は１周期内でデューティ比に対応するクロック数“ｍ＋１”と、クロック周期“Ｔ”との積としての“Ｌ”レベルの時間となるが、以下においては簡単のために“デューティ比”、または“デューティ”によってこの時間を表すことにする。

しかしながら、パルス信号生成装置２００がＣＰＵ２０１に対して割り込み要求を出力してからＣＰＵ２０１が割り込みを認識するまでの時間は一定ではなく、周期設定レジスタ２０３、およびデューティ設定レジスタ２０４の設定値の更新が次の周期までに間に合わない可能性がある。すなわちＣＰＵ２０１が周期設定レジスタ２０３、およびデューティ設定レジスタ２０４に新たな値を設定するタイミングを正しく制御することができないという問題点がある。

またＰＷＭ信号の出力動作中に周期やデューティ比を変更する場合には、ＣＰＵ２０１が周期設定レジスタ２０３に新しい値を設定する時点と、デューティ設定レジスタ２０４に新しい値を設定する時点とに時間差が生じる可能性があり、ＣＰＵ２０１の書込みタイミングによっては周期設定レジスタ２０３の値だけが更新され、デューティ設定レジスタ２０４の設定値が更新されないまま次の周期の動作が開始され、更新動作によって意図される周期とデューティ比を持つパルス信号を発生することができないという問題点もある。

このような従来技術における割り込み要求信号に対応するＣＰＵ側の処理の問題点については、従来技術の文献（例えば特許文献１）において、複写機の感光体やその駆動モーターなどの回転に同期して発生するタイミングパルスをマイクロコンピュータの割り込み端子に入力させる代りに、タイミングパルスの計数をマイクロコンピュータの動作とは独立して動作するカウンタによって行い、その計数値をマイクロコンピュータに読み取らせることによって、複写プロセスのシーケンス制御を行なわせる技術が開示されている。

また周期設定レジスタ、およびデューティ設定レジスタへの書き込みに関する従来技術の文献（例えば特許文献２）においては、これらのレジスタに加えて次周期設定レジスタ、および次デューティ設定レジスタを備え、周期やデューティ比を変更する場合には、任意のタイミングでＣＰＵが次周期設定レジスタ、および次デューティ設定レジスタに新しい値の書き込みを行い、これらの２つのレジスタへの書き込みが完了した時点で次周期設定レジスタから周期設定レジスタに周期の値を、次デューティ設定レジスタからデューティ設定レジスタにデューティの値を転送するパルス幅変調信号生成装置が開示されている。
特開昭５６−１５４７４７号公報 特開２００１−１６０８１号公報

しかしながら特許文献１に開示されている技術は本発明が対象とする周期設定レジスタ、およびデューティ設定レジスタに対するＣＰＵによる値の書込みに応用することはできず、また特許文献２の技術ではＣＰＵが新たに備えられた次周期設定レジスタ、および次デューティ設定レジスタに新たな値を設定するタイミングを制御することはできないという問題点がある。

また周期設定レジスタ、およびデューティ設定レジスタの設定値を更新するタイミングはＣＰＵが次周期設定レジスタ、次デューティ設定レジスタの２つのレジスタへのデータ書き込みを完了した時点であり、ＣＰＵがこれらの値の書込み動作を開始してから実際に周期やデューティ比が更新されてＰＷＭ信号の出力に用いられるまでには、数周期の遅延が起こる可能性があるという問題点もある。

さらに例えばデジタルカメラに搭載されるレンズ位置制御素子の駆動時などにおいて、精密な位置制御を行なうためにＰＷＭ信号がその駆動に用いられるが、そのような精密な位置制御にあたっては図１３で説明したように、例えば１周期毎に周期やデューティ比を変化させる必要も生じるが、特許文献２に開示された技術ではこのような精密な位置制御を行なうことができないという問題点がある。

本発明の課題は、上述の問題点に鑑み、ＣＰＵが周期設定レジスタ、およびデューティ設定レジスタに新しい値を設定するタイミングを制御する必要がなく、ＰＷＭ信号の周期やデューティ比を、例えば１周期毎に所望のタイミングで変更することができるパルス信号生成装置を提供することである。

図１は、本発明のパルス信号生成装置の原理構成ブロック図である。同図において、本発明のパルス信号生成装置は少なくとも周期記憶手段１、周期保持手段２、計数回路３、周期比較回路４、パルス信号出力回路５、および選択制御回路６を備える。

周期記憶手段１は、パルス信号周期の異なる複数の値を記憶するものであり、実施の形態においては、例えば周期の値に対応するタイマカウント値を記憶するものである。周期保持手段２は、周期記憶手段１に記憶されている複数の周期の何れかに対応する値、例えば前述のタイマカウント値を保持するものである。

計数回路３は、入力されるクロックの数をカウントする、例えばカウンタであり、周期比較回路４は、計数回路３の出力するクロック数のカウント値と周期保持手段２に保持されている周期に対応する値とを比較して、両者が一致した時に周期一致信号を出力するものであり、パルス信号出力回路５は、その周期一致信号の出力時点をパルス周期決定タイミングとしてパルス信号、例えばＰＷＭ信号を出力するものである。

選択制御回路６は、制御信号、例えば計数回路３の計数値が周期一致信号によってクリアされた時点で発生し、周期保持手段２に前述の周期の何れかに対応する値を保持させる契機となるロード信号の入力に対応して、周期記憶手段１に記憶されている複数の周期の値の何れかを選択して、選択された周期に対応する値を周期保持手段２に出力するものである。

また本発明のパルス信号生成装置は、パルス信号デューティ比の異なる複数の値を記憶するデューティ比記憶手段と、デューティ比記憶手段に記憶されている複数のデューティ比のいずれかに対応する値を保持するデューティ比保持手段と、クロック数をカウントする計数回路と、計数回路の出力するカウント値とデューティ比保持手段に保持されている値とを比較して、両者が一致した時にデューティ比一致信号を出力するデューティ比比較回路と、デューティ比一致信号出力時点をパルス幅決定タイミングとしてパルス信号を出力するパルス信号出力回路と、制御信号の入力に対応してデューティ比記憶手段に記憶されている複数のデューティ比の値の何れかを選択して、デューティ比保持手段にその選択されたデューティ比に対応する値を出力する選択制御回路とを備えるものである。

発明の実施の形態においては、周期記憶手段、周期保持手段、デューティ比記憶手段、デューティ比保持手段、計数回路、周期比較回路、デューティ比比較回路を備え、パルス信号出力回路が周期一致信号出力時点をパルス周期決定タイミング、デューティ比一致信号出力時点をパルス幅決定タイミングとしてパルス信号を出力し、選択制御回路が制御信号の入力に対応して複数の周期の値の何れかに対応する値を周期保持手段に出力し、複数のデューティ比の何れかに対応する値をデューティ比保持手段に出力することも可能である。

以上のように本発明によれば、例えばパルス信号生成装置の起動前に周期記憶手段、および／またはデューティ比記憶手段に、それぞれ複数の異なる周期の値、および／または異なるデューティ比の値が記憶され、それらの複数の周期の値、および／または複数のデューティ比の値が選択され、選択された周期、および／またはデューティ比に対応してパルス信号の出力が行われる。

本発明によれば、例えばパルス信号生成装置の起動前にＣＰＵによって周期記憶手段、および／またはデューティ比記憶手段に、それぞれ複数の異なる周期の値、および／または複数の異なるデューティ比の値が書き込まれるために、パルス信号生成装置から周期、および／またはデューティ比の書き込みを要求する割り込み要求をＣＰＵに出力する必要がなくなり、予め設定された周期、および／またはデューティ比にしたがってパルス周期、およびデューティ比が正しく制御されたパルス信号を生成することが可能となる。

またパルスの周期、および／またはデューティ比を切り替えるタイミングが、計数回路としてのタイマのクロック数のカウント値によって制御されるため、周期、および／またはデューティ比の更新を、例えば１周期単位の所望のタイミングで正しく制御することが可能となる。

図２は、本発明の第１の実施例におけるパルス信号生成装置の構成ブロック図である。同図においてパルス信号生成装置１０は、ＣＰＵバスインターフェース回路１２によってＣＰＵ１１と接続されている。生成装置１０の内部にはそれぞれ異なる周期の値、およびデューティ比の値（に対応するタイマカウント値）が設定される第１、第２の周期設定レジスタ１３、１４、第１、第２のデューティ比設定レジスタ１５、１６、これらのレジスタの出力を選択する２つのセレクタ１７、１８、１つの周期の開始時点から終了時点までのクロック数をカウントするタイマカウンタ１９、カウンタ１９のカウント値が“０”の時に“Ｈ”となるロード信号を生成するロード信号生成回路２０、２つの周期（に対応するタイマカウント値）のうちの何れかを保持する周期バッファ２１、周期バッファ２１の出力とタイマカウンタ１９の出力するカウント値とを比較する周期値比較回路２２、２つのデューティ比（に対応するタイマカウント値）の何れかを保持するデューティバッファ２３、デューティバッファ２３の出力とタイマカウンタ１９のカウント値とを比較するデューティ値比較回路２４を備えている。

またパルス信号生成装置１０は、ロード信号生成回路２０によって生成されたロード信号１０１の入力に対応して周期・デューティ切替信号１０２を出力する切替信号生成回路２５、切替信号生成回路２５の出力に対応して２つのセレクタ１７、１８に対して周期・デューティ選択信号１０３を与える選択信号生成回路２６、および基本的にセット・リセット・フリップフロップ（ＲＳ−ＦＦ）で構成されるＰＷＭ信号生成回路２７を備え、選択信号生成回路２６はセレクタ２８とデータ・フリップフロップ２９（Ｄ−ＦＦ）とによって構成されている。なお本発明の特許請求の範囲の請求項１、２、および１０におけるパルス信号出力回路はＰＷＭ信号生成回路２７に、また選択制御回路は切り替え信号生成回路２５、選択信号生成回路２６、周期セレクタ１７、および／またはデューティセレクタ１８に相当する。

本実施形態においては、パルス信号生成装置１０の起動前、あるいはタイマカウンタ１９の動作停止中に、ＣＰＵ１１によってＣＰＵバスインターフェース回路１２を介して周期、およびデューティ比のそれぞれ複数の値がレジスタに格納されるものとする。第１の実施例では第１の周期設定レジスタ１３に“ｎ”、第２の周期設定レジスタ１４に“ｐ”、第１のデューティ設定レジスタ１５に“ｍ”、第２のデューティ設定レジスタ１６に“ｑ”が格納されるものとする。すなわち本実施形態においては、パルス信号生成装置１０の出力するＰＷＭ信号による駆動対象の動作が予め決まっており、その動作に対応して複数の周期の値やデューティ比の値がそれぞれのレジスタに設定されるものとする。

図２において、前述のようにロード信号生成回路２０によって出力されるロード信号１０１が切替信号生成回路２５に与えられ、回路２５の出力する周期・デューティ切替信号１０２が選択信号生成回路２６に与えられ、選択信号生成回路２６の出力する周期・デューティ選択信号１０３に対応して、セレクタ１７、１８によってそれぞれ２つの周期の値、デューティ比の値のいずれかが選択され、それぞれ周期セレクタ出力１０４、デューティセレクタ出力１０５として周期バッファ２１、デューティバッファ２３に与えられる。それらのバッファの出力する周期値１０６、デューティ値１０７がそれぞれ比較回路２２と２４に与えられ、タイマカウンタ１９の出力するタイマカウント値１０８と比較される。

図３は第１の実施例におけるパルス信号生成装置の動作例の全体タイムチャートである。この第１の実施例においては図３に示すように、例えばレジスタ値リセット後の最初の１周期目には第１の周期設定レジスタ１３に設定された周期“ｎ”、第１のデューティ設定レジスタ１５に設定されたデューティ比“ｍ”に対応してＰＷＭ信号の出力動作が行われる。

２周期目には、第２の設定レジスタ１４に設定されている周期“ｐ”、第２のデューティ設定レジスタ１６に設定されているデューティ比“ｑ”に対応するＰＷＭ出力動作が行われる。そして３周期目には１周期目と同じ動作、４周期目には２周期目と同じ動作が行われ、このような動作が継続される。

すなわち図３において（１）で示される周期の値は、クロックの周期をＴ、第１の周期設定レジスタ１３に設定されている“ｎ”の値を用いて、Ｔ（ｎ＋１）によって表され、（２）のＰＷＭ出力が“Ｌ”の期間はＴと第１のデューティ設定レジスタ１５に設定されている“ｍ”の値を用いて、Ｔ（ｍ＋１）で表されることになる。ここで例えば、“ｎ＋１”は１周期目のクロック数である。なお図３における周期・デューティ選択信号の変化については後述する。

図４は第１の実施例における周期選択動作の詳細タイムチャートである。同図は図３の全体タイムチャートにおける１周期目の終わりと２周期目の最初の部分を詳細に示したタイムチャートである。第１の実施例においてはパルス信号生成装置１０の起動前、あるいはタイマカウンタ１９の動作停止中においては、リセット動作の結果として２つのセレクタ１７、１８に与えられる周期・デューティ選択信号の値が“Ｌ”となっており、この時周期セレクタ１７は周期の値として“ｎ”を、セレクタ１８はデューティの値として“ｍ”をそれぞれ周期バッファ２１とデューティバッファ２３とに出力しているものとする。装置１０の起動直後のタイマカウント値が“０”の時点でこれらの周期とデューティの値は周期バッファ２１とデューティバッファ２３にラッチされる。

図４において１周期目の終了時点でタイマカウンタ１９の出力するカウント値が“ｎ”となると、周期値比較回路２２から周期一致信号が出力される。次のクロックでタイマカウント値は“０”にクリアされ、前述のようにこの時点でロード信号生成回路２０からのロード信号１０１が“Ｈ”となる。このロード信号１０１はＤ−ＦＦによって構成される切替信号生成回路２５に与えられ、回路２５から１クロック遅れて周期・デューティ切替信号１０２が選択信号生成回路２６の内部のセレクタ２８に対する選択制御信号として与えられる。

セレクタ２８はこの周期・デューティ切替信号の値が“Ｈ”の時に上の入力端子からの入力信号、すなわちＤ−ＦＦ２９の出力の反転信号をＤ−ＦＦ２９に与え、周期・デューティ切替信号が“Ｌ”の時には下の入力端子からの入力信号、すなわちＤ−ＦＦ２９の出力をそのままＤ−ＦＦ２９に対して出力するものである。

すなわち選択信号生成回路２６は、切替信号生成回路２５から出力される周期・デューティ切替信号１０２が入力されるたびにその出力が反転するトグル動作を行い、そのトグル動作の結果を周期・デューティ選択信号１０３として２つのセレクタ１７、１８に与えるものである。そこで図４においても周期・デューティ切替信号の入力の次のクロックにおいて周期・デューティ選択信号１０３は反転し、“Ｌ”となる。なお前述のようにリセット時には周期・デューティ選択信号１０３は“Ｌ”にリセットされているが、図３のタイムチャートの１周期目の最初に入力されるロード信号１０１に対応して周期・デューティ選択信号の値はタイマカウント値が“１”から“２”に変化する時点で反転されて“Ｈ”となっている。

図４において、周期バッファ２１に格納されている周期の値は、ロード信号１０１の入力時点の次のクロックで第１の周期設定レジスタ１３に設定されている値“ｎ”から、第２の周期設定レジスタ１４に設定されている値“ｐ”に変更される。すなわちこの時点まで周期・デューティ選択信号１０３の値は“Ｈ”であり、周期セレクタ１７からは第２の周期レジスタ１４に設定されている値“ｐ”が出力されており、この値が周期バッファ２１にロードされることになる。そして周期・デューティ選択信号１０３が“Ｌ”となった時点以降は、周期セレクタ１７は第１の周期設定レジスタ１３に設定されている値“ｎ”を出力することになる。なおＰＷＭ出力はタイマカウント値が“ｎ”から“０”に変化する時点で“Ｈ”から“Ｌ”に変化する。

図４では周期の値の選択だけについてその動作の詳細タイムチャートを示したが、デューティの値の選択についても全く同様の動作が行なわれる。すなわち周期・デューティ選択信号１０３はデューティセレクタ１８に対する選択制御信号としても与えられており、デューティバッファ２３に保持されるデューティの値はロード信号入力時の次のクロックで“ｍ”から“ｑ”に変化する。デューティセレクタ１８の出力は周期・デューティ切替信号の入力時点までは“ｑ”であり、周期・デューティ選択信号の反転後は“ｍ”となる。そして例えば図３の２周期目には、タイマカウンタ１９のカウント値が“ｑ”に達した時点で、デューティ値比較回路２４からデューティ一致信号１１０がＰＷＭ信号生成回路２７のリセット入力端子に与えられ、ＰＷＭ出力の値はＳＲ−ＦＦの反転出力としての“Ｈ”となる。

なおこの第１の実施例においては、タイマカウンタ１９のカウント値が“０”の時点でロード信号生成回路２０が出力するロード信号１０１に対応して周期やデューティ比の値を選択するものとしたが、ロード信号１０１の代りに周期値比較回路２２が出力する周期一致信号１０９を切替信号生成回路２５に与えて、周期やデューティ比の選択を行なわせることも可能である。この場合には、周期一致信号の入力に対応して、その１クロック後に周期・デューティ切替信号１０２が出力されるために周期、およびデューティの選択が１クロック早く行なわれることになる。

さらに切替信号生成回路２５への入力として、ロード信号１０１の代りにデューティ値比較回路２４の出力するデューティ一致信号１１０を使用することも可能である。この場合には、周期やデューティ値の変更は、例えば図３の１周期目の（２）の期間の終了時に行なわれ、周期セレクタ１７、デューティセレクタ１８の出力が変化することになるが、変化した後の値が周期バッファ２１、デューティバッファ２３にラッチされるのは、１周期目の終了時点でロード信号生成回路２０からロード信号１０１が出力されたクロックの次のクロックとなる。

第１の実施例におけるＰＷＭ信号出力動作についてさらに説明する。パルス信号生成装置１０が起動されると、カウントクロック１１１が入力されるたびにタイマカウンタ１９はカウント値１０８をインクリメントさせ、カウント値１０８が“ｍ”となった時、デューティ値比格回路２４からデューティ一致信号１１０が出力され、リセット端子にこの信号が与えられるＰＷＭ信号生成回路２７の出力するＰＷＭ出力信号は“Ｈ”レベルとなる。

タイマカウンタ１９のカウント値１０８が“ｎ”となった時、周期値比較回路２２から周期一致信号１０９が出力され、この信号はＰＷＭ信号生成回路２７のセット端子に与えられ、ＰＷＭ出力１１２は“Ｌ”レベルになる。周期一致信号１０９はタイマカウンタ１９のクリア端子にも入力されており、周期一致信号１０９の入力時点でタイマカウンタ１９の出力するカウント値１０８は“０”にクリアされ、その時点でロード信号生成回路２０からロード信号１０１が出力されることになる。このような過程が周期の値とデューティ比の値を変更しながら繰り返されることによって、図３にタイムチャートを示したパルス信号生成装置１０の動作が実現される。

第１の実施例においては周期の値とデューティ比の値とのセットが２セットレジスタに格納され、１周期毎にリセットの周期とデューティ比の値が交互に用いられてＰＷＭ出力信号が得られる。ＣＰＵ１１は、パルス信号生成装置１０の起動前、あるいはタイマカウンタ１９の動作停止中にそれぞれ２つの値の周期とデューティ比をレジスタに設定するだけであり、ＰＷＭ信号の出力動作中にこれらのレジスタに値を書き込むことがないために、ＣＰＵ１１がこれらのレジスタに値を設定するタイミングの制御の必要がないパルス信号生成装置１０が提供されることになる。

次に本発明の第２の実施例について図５から図７を用いて説明する。図５は第２の実施例におけるＰＷＭ信号出力動作の全体タイムチャートである。第２の実施例においても、第１の実施例におけると同様に周期とデューティ比の値のセットが２セット使用されるが、第１の実施例におけるように、その２セットの周期とデューティ比の値が１周期毎に交互に使用されるのではなく、２周期毎に２セットの値が交互に用いられる形式でＰＷＭ信号の出力が行われる。

すなわち図５において、１周期目と２周期目には図２の第１の周期設定レジスタ１３に設定された“ｎ”と第１のデューティ設定レジスタ１５に設定された“ｍ”の値を用いてＰＷＭ信号の出力が行われ、３周期目と４周期目には第２の周期設定レジスタ１４に設定された“ｐ”と、第２のデューティ設定レジスタ１６に設定された“ｑ”の値を用いてＰＷＭ信号の出力が行われ、５周期目以降は以上の動作が繰り返される。なお周期・デューティ選択信号などの変化については後述する。

図６は第２の実施例における切替信号生成回路の構成回路図である。図２の第１の実施例では、切替信号生成回路２５は１つのＤ−ＦＦによって構成されるが、第２の実施例では切替信号生成回路が４つのＤ−ＦＦ３１から３４、セレクタ３５、およびＡＮＤゲート３６によって構成される点が基本的に異なっている。図２では切替信号生成回路２５に対してロード信号１０１が入力されているが、第２の実施例では周期一致信号１０９が入力されるものとする。なおロード信号が周期バッファ２１とデューティバッファ２３のロード端子に与えられ、各セレクタ１７、１８からの出力のラッチに用いられる点は第１の実施例におけると同じである。

図６の切替信号生成回路の動作による周期の値の選択について、図７のタイムチャートを用いて説明する。なお図７のタイムチャートは、図５において３周期目の最後から４周期目の最初における周期値の選択動作の詳細を示すタイムチャートである。

この時点までの動作を図５によって説明すると、１周期目と２周期目において周期バッファ２１に保持されている周期の値が“ｎ”であり、１周期目の終わりに周期一致信号１０９が出力されることによって、周期・デューティ選択信号と周期・デューティ切替マスク信号とが２周期目の最初に“Ｌ”から“Ｈ”に変化する。なおここで“Ｌ”の値はリセット時に設定されているものとする。

２周期目の終わりに出力される周期一致信号１０９に対応して、周期・デューティ切替マスク信号の値が３周期目の最初に“Ｌ”に変化するが、周期・デューティ選択信号は“Ｈ”のままで、図７の動作のタイミングを迎えるものとする。なお周期・デューティ選択信号、周期・デューティ切替マスク信号の変化については図７でさらに説明する。

図６において、図５の３周期目の最後にタイマカウント値が“ｐ”となると、周期一致信号１０９がＤ−ＦＦ３１に入力される。この信号は、図７に示すようにＤ−ＦＦ３１によって１クロック遅延され、第１の周期一致遅延信号１２１としてＤ−ＦＦ３２と、ＡＮＤゲート３６の一方の入力端子に与えられる。Ｄ−ＦＦ３２の出力はさらに１クロック遅れ、第２の周期一致遅延信号１２２としてセレクタ３５に対する選択制御のために出力される。

セレクタ３５とＤ−ＦＦ３３は図２の第１の実施例におけるセレクタ２８、およびＤ−ＦＦ２９と同様に、第２の周期一致遅延信号１２２の入力毎にＤ−ＦＦ３３の出力を反転させるトグル動作を行うものであり、この出力としての周期・デューティ切替マスク信号１２３はＡＮＤゲート３６のもう一方の入力端子（負論理）に与えられる。すなわち、第２の周期一致遅延信号１２２のセレクタ３５への入力時点の次のクロックで、周期・デューティ切替マスク信号１２３は“Ｌ”から“Ｈ”に変化する。

一方ＡＮＤゲート３６の一方の入力端子には、前述のようにＤ−ＦＦ３１の出力する第１の周期一致遅延信号１２１が入力されている。この入力時点では周期・デューティ切替マスク信号１２３の値が“Ｌ”であるために、第１の周期一致遅延信号１２１はＡＮＤゲート３６を介してＤ−ＦＦ３４に与えられ、その１周期後にＤ−ＦＦ３４の出力としての周期・デューティ切替信号１０２は“Ｈ”となる。図２におけると同様に、この信号はセレクタ２８に対する選択制御信号として与えられ、前述のトグル動作によってＤ−ＦＦ２９の出力としての周期・デューティ選択信号１０３はその次のクロックにおいて反転することになる。そしてさらにその次のクロックにおいて周期セレクタ１７の出力する周期の値は“ｐ”から“ｎ”に変化し、４周期目の最後に出力される周期一致信号に対応して周期バッファ２１に取り込まれることになるが、それまでは周期バッファ２１に保持されている周期の値は“ｐ”のままである。

図６において、Ｄ−ＦＦ３３の出力する周期・デューティ切替マスク信号１２３は、各周期の最後に周期一致信号が出力されても、例えば３周期目の最初において周期とデューティの切替を行なわせないようにすることによって、２周期毎に周期とデューティのセットを変更するためのものである。すなわち図５の３周期目の最初において、周期・デューティ切替マスク信号１２３の値が“Ｈ”となっていることによって、図６のＡＮＤゲート３６はＤ−ＦＦ３１の出力としての第１の周期一致遅延信号１２１をブロックし、そのためにこの時点では周期・デューティ切替信号１０２は“Ｈ”とならず、周期・デューティ選択信号１０３が反転することはなく、これによって周期とデューティ比のセットが２周期続けて用いられることになる。

このように第２の実施例においては、周期セレクタ１７、およびデューティセレクタ１８の出力は２周期毎に更新され、図５に示したように２周期毎に周期とデューティ比のセットが変更されながら、ＰＷＭ信号が出力される動作が繰り返される。この第２の実施例においても、ＣＰＵは予めレジスタに周期の値とデューティ比の値を設定するだけであり、ＰＷＭ信号の出力動作中にその値を書き込むような動作は実行しない。

最後に第３の実施例について図８から図１１を用いて説明する。図８は第３の実施例におけるＰＷＭ信号出力動作の全体タイムチャートである。この第３の実施例では、第１、第２の実施例と異なって、周期とデューティ比とのセットが３セット使用されて、３つのセットが１周期毎に順次使用されてＰＷＭ信号が出力される動作が繰り返されるものとする。

すなわち図８において、１周期目には周期とデューティ比に対応するカウント値として“ｎ”と“ｍ”が、２周期目には“ｐ”と“ｑ”が、３周期目には“ｓ”と“ｔ”が用いられ、４周期目以降はその動作が繰り返される。この周期とデューティ比のセットの選択を制御するための周期・デューティ選択信号１０３の値としては、３つのセットに対応して後述するように“０”、“１”、および“２”の３つの値が用いられ、リセット時にはその値は“０”とされ、その後“１”、“２”、“０”、“１”、・・・と変化することによって、周期とデューティ比に対応するカウント値の更新が行なわれる。

図９は、第３の実施例におけるパルス信号生成装置の構成ブロック図である。同図を図２の第１の実施例と比較すると、周期設定レジスタとして第３の周期設定レジスタ４１、デューティ設定レジスタとして第３のデューティ設定レジスタ４２が追加され、また図２ではセレクタ２８とＤ−ＦＦ２９とによって構成される選択信号生成回路２６が異なる構成の選択信号生成回路４３に代わっている点が異なっている。

第３の実施例においては、ＣＰＵ１１はパルス信号生成装置１０の起動前、またはタイマカウンタ１９の動作停止中に、第１の周期設定レジスタ１３に“ｎ”、第２の周期設定レジスタ１４に“ｐ”、第３の周期設定レジスタ４１に“ｓ”を設定し、第１のデューティ設定レジスタ１５に“ｍ”、第２のデューティ設定レジスタ１６に“ｑ”、第３のデューティ設定レジスタ４２に“ｔ”を設定する。

リセット時には周期・デューティ選択信号１０３の値は“０”にリセットされ、この時周期セレクタ１７は第１の周期設定レジスタ１３に設定されている値“ｎ”を、またデューティセレクタ１８は第１のデューティ設定レジスタ１５に設定されている“ｍ”を出力するものとする。第１の実施例におけると同様に、ロード信号生成回路２０からのロード信号１０１の出力時点で、周期バッファ２１とデューティバッファ２３に、周期セレクタ１７の出力、デューティバッファ１８の出力がそれぞれラッチされる。

またロード信号１０１は切替信号生成回路２５に入力され、１クロック後に周期・デューティ切替信号１０２として選択信号生成回路４３に与えられる。選択信号生成回路４３は、その出力する周期・デューティ選択信号１０３が“０”から“２”まで順次カウントアップされ、“２”までカウントすると次のカウント値が“０”にリセットされるような回路であり、この信号の値が“０”の時に周期セレクタ１７から“ｎ”、デューティセレクタ１８から“ｍ”が出力され、“１”の時に周期セレクタ１７から“ｐ”、デューティセレクタ１８から“ｑ”が出力され、“２”の時に周期セレクタ１７から“ｓ”が、デューティセレクタ１８から“ｔ”が出力される。

この周期とデューティの値は各周期の最初にそれぞれ周期バッファ２１とデューティバッファ２３にラッチされるが、周期セレクタ１７、およびデューティバッファ１８からはその前の周期において周期・デューティ選択信号１０３に対応する値が出力されている。図８においてＰＷＭ信号の出力動作の開始前には周期・デューティ選択信号１０３の値は“０”であり、１周期目の最初にこの選択信号の値に対応する周期とデューティの値が周期バッファ２１、デューティバッファ２３にラッチされて、１周期目のＰＷＭ信号出力動作に利用されることになる。

図１０は第３の実施例における選択信号生成回路４３の詳細構成ブロック図である。同図の動作を、図１１の周期・デューティ選択信号の出力動作のタイムチャートを用いて説明する。図１０において、選択信号生成回路４３はＡＮＤゲート５０、２つのセレクタ５１、５２、２つのＤ−ＦＦ５３、５４、２つのＡＮＤゲート５５、５６、ＯＲゲート５７、および３つのＡＮＤゲート５８から６０によって構成されている。セレクタ５１とＤ−ＦＦ５３、セレクタ５２とＤ−ＦＦ５４とはそれぞれ各セレクタへの選択制御信号の入力時点でＤ−ＦＦの出力を反転させるトグル動作を行うものである。

セレクタ５１に対する選択制御信号としてはＡＮＤゲート５０の出力が与えられる。ＡＮＤゲート５０の一方の入力端子には切替信号生成回路２５から出力される周期・デューティ切替信号１０２が与えられる。この周期・デューティ切替信号１０２は、図４で説明したようにロード信号１０１の出力時点の次のクロックで出力され、図８の各周期の最初に選択信号生成回路４３に与えられる。またＡＮＤゲート５０の他方の入力端子（負論理）には、Ｄ−ＦＦ５４の出力が与えられる。

Ｄ−ＦＦ５３と５４の出力はそれぞれ３つのＡＮＤゲート５８から６０に入力される信号であり、Ｄ−ＦＦ５３の出力を切替信号（下位ビット）、Ｄ−ＦＦ５４の出力を切替信号（上位ビット）と呼ぶことにする。すなわち２ビットの切替信号がそれぞれ３つのＡＮＤゲート５８から６０に入力されることになる。

切替信号（下位ビット）１３１と、切替信号（上位ビット）１３２は、それぞれリセット時に“Ｌ”と“Ｈ”に設定されているものとすると、最初の周期・デューティ切替信号１０２の入力時点でＡＮＤゲート５０の出力としてのセレクタ５１に対する選択制御信号、すなわち下位ビット反転信号１３０は“Ｌ”のままであり、次のクロックでも切替信号（下位ビット）１３１は反転しない。これに対して切替信号（上位ビット）１３２が一方の入力端子に入力されるＯＲゲート５７の出力は“Ｈ”となり、ＡＮＤゲート５５の出力も“Ｈ”となるため、次のクロックで切替信号（上位ビット）１３２は反転して“Ｌ”となる。

切替信号（下位ビット）１３１は、周期・デューティ切替信号１０２の第２、第３の入力時点においてその値が反転するが、切替信号（上位ビット）１３２は周期・デューティ切替信号１０２の第２の入力時点では反転しない。これはセレクタ５２に対する選択制御信号としてＡＮＤゲート３５の出力する上位ビット反転信号１３３が“Ｌ”のままであることによる。

ＡＮＤゲート５５の一方の入力端子には周期・デューティ切替信号１０２が入力される。他方の入力端子にはＯＲゲート５７の出力が与えられる。ＯＲゲート５７の一方の入力端子には切替信号（上位ビット）１３２が入力され、他方の入力端子にはＡＮＤゲート５６の出力が入力される。ＡＮＤゲート５６には切替信号（下位ビット）１３１と切替信号（上位ビット）１３２とが入力されるが、切替信号（上位ビット）１３２が入力される入力端子は負論理である。

したがってＯＲゲート５７に直接与えられる切替信号（上位ビット）１３２が“Ｈ”であるか、切替信号（上位ビット）１３２が“Ｌ”であり、かつ切替信号（下位ビット）１３１が“Ｈ”である時にＯＲゲートの出力は“Ｈ”となり、この条件が満足され、かつ周期・デューティ切替信号１０２が“Ｈ”の時点でＡＮＤゲート５５から上位ビット反転信号１３３が出力され、Ｄ−ＦＦ５４の出力としての切替信号（上位ビット）１３２が反転する。このような切替信号（下位ビット）１３１、および切替信号（上位ビット）１３２の値に対応して決定される３つのＡＮＤゲート５８から６０の出力を、それぞれ図８で説明した周期・デューティ選択信号の値の“１”、“２”、および“０”に対応させることによって周期セレクタ１７、デューティセレクタ１８による周期とデューティの更新が行なわれる。なお図１１の周期・デューティ切替信号１０２の最後の入力時点においては、その直後の切替信号（下位ビット）１３１と切替信号（上位ビット）１３２との値はともに“Ｌ”となる。

以上のように第３の実施例においては、周期とデューティのセットが３セット、レジスタに格納され、その３セットの周期とデューティが１周期毎に交互に用いられてＰＷＭ信号の出力が行われる。したがって第１、第２の実施例におけると同様に、ＣＰＵがこれらのレジスタに周期やデューティの値を設定するタイミングを制御する必要がなくなる。

本発明のパルス信号生成装置の原理構成ブロック図である。 第１の実施例におけるパルス信号生成装置の構成ブロック図である。 第１の実施例におけるＰＷＭ信号出力動作の全体タイムチャートである。 第１の実施例における周期、デューティ更新動作の詳細タイムチャートである。 第２の実施例におけるＰＷＭ信号出力動作の全体タイムチャートである。 第２の実施例における切替信号生成回路の構成ブロック図である。 第２の実施例における周期、デューティ更新動作の詳細タイムチャートである。 第３の実施例におけるＰＷＭ信号出力動作の全体タイムチャートである。 第３の実施例におけるパルス信号生成装置の構成ブロック図である。 第３の実施例における選択信号生成回路の構成ブロック図である。 第３の実施例における周期・デューティ選択信号出力動作の詳細タイムチャートである。 パルス信号生成方式の従来例の構成ブロック図である。 図１２の従来例におけるＰＷＭ信号出力動作のタイムチャートである。

符号の説明

１ 周期記憶手段
２ 周期保持手段
３ 計数回路
４ 周期比較回路
５ パルス信号出力回路
６ 選択制御回路
１０ パルス信号生成装置
１１ ＣＰＵ
１２ ＣＰＵバスインターフェース回路
１３ 第１の周期設定レジスタ
１４ 第２の周期設定レジスタ
１５ 第１のデューティ設定レジスタ
１６ 第２のデューティ設定レジスタ
１７ 周期セレクタ
１８ デューティセレクタ
１９ タイマカウンタ
２０ ロード信号生成回路
２１ 周期バッファ
２２ 周期値比較回路
２３ デューティバッファ
２４ デューティ値比較回路
２５ 切替信号生成回路
２６、４３ 選択信号生成回路
２７ ＰＷＭ信号生成回路
２８、３５、５１、５２ セレクタ
２９、３１〜３４、５３、５４ Ｄ−ＦＦ
３６、５０、５５、５６、５８〜６０ ＡＮＤゲート
４１ 第３の周期設定レジスタ
４２ 第３のデューティ設定レジスタ
５７ ＯＲゲート
１０１ ロード信号
１０２ 周期・デューティ切替信号
１０３ 周期・デューティ選択信号
１０４ 周期セレクタ出力
１０５ デューティセレクタ出力
１０６ 周期値
１０７ デューティ値
１０８ タイマカウント値
１０９ 周期一致信号
１１０ デューティ一致信号
１１１ カウントクロック
１１２ ＰＷＭ出力
１２１ 第１の周期一致遅延信号
１２２ 第２の周期一致遅延信号
１２３ 周期・デューティ切替マスク信号
１３０ 下位ビット反転信号
１３１ 切替信号（下位ビット）
１３２ 切替信号（上位ビット）
１３３ 上位ビット反転信号
１３４ 周期・デューティ選択信号（１）
１３５ 周期・デューティ選択信号（２）
１３６ 周期・デューティ選択信号（０）

Claims (10)

1. パルス信号周期の異なる複数の値を記憶する周期記憶手段と、
   該周期記憶手段に記憶されている複数の周期のいずれかに対応する値を保持する周期保持手段と、
   入力されるクロックの数をカウントする計数回路と、
   該計数回路の出力するクロック数のカウント値と前記周期保持手段に保持されている値とを比較して、両者が一致した時に周期一致信号を出力する周期比較回路と、
   該周期比較回路による周期一致信号の出力時点をパルス周期決定タイミングとしてパルス信号を出力するパルス信号出力回路と、
   制御信号の入力に対応して前記周期記憶手段に記憶されている複数の周期の値の何れかを選択して、該選択された周期に対応する値を前記周期保持手段に出力する選択制御回路とを備えることを特徴とするパルス信号生成装置。
2. 前記パルス信号生成装置において、
   パルス信号デューティ比の異なる複数の値を記憶するデューティ比記憶手段と、
   該デューティ比記憶手段に記憶されている複数のデューティ比のいずれかに対応する値を保持するデューティ比保持手段と、
   前記計数回路の出力するカウント値と該デューティ比保持手段に保持されている値とを比較して、両者が一致した時にデューティ比一致信号を出力するデューティ比比較回路とをさらに備え、
   前記パルス信号出力回路が、さらに該デューティ比比較回路によるデューティ比一致信号の出力時点をパルス幅決定タイミングとしてパルス信号を出力し、
   前記選択制御回路が、前記制御信号の入力に対応して、さらに前記デューティ比記憶手段に記憶されている複数のデューティ比の値の何れかを選択して、該選択されたデューティ比に対応する値を前記デューティ比保持手段に出力することを特徴とする請求項１記載のパルス信号生成装置。
3. 前記計数回路の出力するカウント値が、前記周期一致信号によってクリアされることを特徴とする請求項１、または２記載のパルス信号生成装置。
4. 前記制御信号が、前記周期一致信号であることを特徴とする請求項３記載のパルス信号生成装置。
5. 前記制御信号が、前記計数回路の出力するカウント値がクリアされた時点で発生し、前記複数の周期の値の何れか１つに対応する値を前記周期保持手段に保持させる契機となるロード信号であることを特徴とする請求項３記載のパルス信号生成装置。
6. 前記制御信号が、前記デューティ比一致信号であることを特徴とする請求項３記載のパルス信号生成装置。
7. 前記複数の周期、および／または複数のデューティ比の値の数がそれぞれ２つであり、前記周期保持手段、および／またはデューティ比保持手段が、該各２つの周期、および／またはデューティ比に対応する値を、前記パルス信号の１周期毎に交互に保持し、
   前記パルス信号出力回路が、該１周期毎に異なる周期、および／またはデューティ比を持つパルス信号を出力することを特徴とする請求項３記載のパルス信号生成装置。
8. 前記複数の周期、および／または複数のデューティ比の値の数がそれぞれ２つであり、前記周期保持手段、および／またはデューティ比保持手段が、該各２つの周期、および／またはデューティ比に対応する値を、前記パルス信号の２周期毎に交互に保持し、
   前記パルス信号出力回路が、該２周期毎に異なる周期、および／またはデューティ比を持つパルス信号を出力することを特徴とする請求項３記載のパルス信号生成装置。
9. 前記複数の周期、および／または複数のデューティ比の値の数がそれぞれ３つであり、前記周期保持手段、および／またはデューティ比保持手段が、該各３つの周期、および／またはデューティ比に対応する値を前記パルス信号の１周期毎に順次交互に保持し、
   前記パルス信号出力回路が１周期毎に異なる周期、および／またはデューティ比を持つパルス信号を出力することを特徴とする請求項３記載のパルス信号生成装置。
10. パルス信号デューティ比の異なる複数の値を記憶するデューティ比記憶手段と、
    該デューティ比記憶手段に記憶されている複数のデューティ比のいずれかに対応する値を保持するデューティ比保持手段と、
    入力されるクロックの数をカウントする計数回路と、
    該計数回路の出力するクロック数のカウント値と前記デューティ比保持手段に保持されている値とを比較して、両者が一致した時にデューティ比一致信号を出力するデューティ比比較回路と、
    該デューティ比比較回路によるデューティ比一致信号の出力時点をパルス幅決定タイミングとしてパルス信号を出力するパルス信号出力回路と、
    制御信号の入力に対応して前記デューティ比記憶手段に記憶されている複数のデューティ比の値の何れかを選択して、該選択されたデューティ比に対応する値を前記デューティ比保持手段に出力する選択制御回路とを備えることを特徴とするパルス信号生成装置。

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