JP2010011713A

JP2010011713A - パルス出力回路

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Publication number: JP2010011713A
Application number: JP2008171584A
Authority: JP
Inventors: Kenta Nakano; 健太中野
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2010-01-14

Abstract

【課題】出力パルス波形の周期を変更する際、リロード動作のタイミングを考慮せずに、出力パルス波形の周期を変更することができるパルス出力回路を提供する。
【解決手段】本発明のパルス出力回路は、周期的に出力されるタイミング信号を生成するタイミング信号生成手段と、所定数の出力端のそれぞれに対応するパルス波形データを保持する、複数の波形制御設定レジスタと、波形制御設定レジスタの選択順序を保持する選択制御設定レジスタと、タイミング信号を受信する毎に、選択順序に基づいて複数の波形制御設定レジスタの中から１つを選択するための波形選択信号を出力する波形選択制御部と、波形選択信号に基づいて複数の波形制御設定レジスタの中から１つを選択し、選択した波形制御設定レジスタのパルス波形データを、所定数の出力端からパルス出力する出力波形設定回路とを備える。
【選択図】図１

Description

本発明は、パルス出力回路に関し、より特定的には、出力パルス波形の周期を変更可能なパルス出力回路に関する。

近年、半導体集積回路の周辺機器の一部である超音波モータやステッピングモータを駆動するためのパルス出力回路が数多く提供されている。このようなパルス出力回路は、カウンタと、リロードレジスタと、コンペアレジスタと、ステートマシンと、パルス出力部とから構成されている。カウンタは、出力パルスの周期や出力パルス波形の生成において時間を計測する。コンペアレジスタは、カウンタの値との比較により特定のタイミングを生成するための比較値の設定を行う。これにより、カウンタの周期が設定されている。ステートマシンは、カウンタの周期およびカウンタとの比較により生成されたタイミングを用いてパルス生成を行う。パルス出力部は、ステートマシンにより生成されたパルスの出力を行う。このような従来技術におけるパルス出力回路は、例えば、特許文献１に記載されている。
特開平６−９０５９５号公報

しかしながら、上述した従来技術におけるパルス出力回路の構成では、リロード／コンペアタイマによりステートマシンを制御している。従って、出力パルス波形の周期を変更する際には、リロード動作時にリロードレジスタとコンペアレジスタとの読み出しを行うため、リロード動作のタイミングを考慮して、当該レジスタを書き換えなければ、所望の出力パルスを生成することができないという問題があった。

それ故に、本発明の目的は、出力パルス波形の周期を変更する際、リロード動作のタイミングを考慮せずに、出力パルス波形の周期を変更することができるパルス出力回路を提供することである。

上記目的を達成させるために、本発明の半導体装置は、予め設定されたパルス波形データに基づいて、所定数の出力端からパルス出力を行うパルス出力回路であって、周期的に出力されるタイミング信号を生成するタイミング信号生成手段と、所定数の出力端のそれぞれに対応するパルス波形データを保持する、複数の波形制御設定レジスタと、波形制御設定レジスタの選択順序を保持する選択制御設定レジスタと、タイミング信号を受信する毎に、選択順序に基づいて複数の波形制御設定レジスタの中から１つを選択するための波形選択信号を出力する波形選択制御部と、波形選択信号に基づいて複数の波形制御設定レジスタの中から１つを選択し、選択した波形制御設定レジスタのパルス波形データを、所定数の出力端からパルス出力する出力波形設定回路とを備える。

好ましくは、タイミング信号生成手段は、カウントクロックによってカウントアップされるカウンタと、カウンタと比較する所定の設定値を保持する期間設定レジスタとを備え、カウンタが所定の設定値に到達した場合、タイミング信号を生成することを特徴とする。
また、好ましくは、波形制御設定レジスタは、タイミング信号の生成する周期を決定する期間設定データを保持し、タイミング信号生成手段は、カウントクロックによってカウントアップされるカウンタと、カウンタと比較するそれぞれ異なる所定の設定値を保持する複数の期間設定レジスタと、選択された波形制御設定レジスタの期間設定データに基づいて１つの期間設定レジスタを選択する期間設定選択回路とを備え、カウンタが選択された期間設定レジスタに保持された所定の設定値に到達した場合、タイミング信号を生成することを特徴とする。

上述のように、本発明におけるパルス出力回路によれば、タイミング信号に基づいてパルス波形を生成するため、出力パルス波形の周期を変更する際、リロード動作のタイミングを考慮せずに、出力パルス波形の周期を変更することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るパルス出力回路１００を示す図である。図１において、パルス出力回路１００は、タイミング信号生成手段１０１と、制御手段１０２と、パルス出力部１０７とから構成されている。なお、制御手段１０２は、選択制御設定レジスタ１０３と、波形選択制御部１０４と、波形制御設定レジスタ１０５と、出力波形設定回路１０６とから構成されている。

タイミング信号生成手段１０１は、周期的に出力されるタイミング信号を生成し、波形選択制御部１０４に送信する。波形選択制御部１０４は、タイミング信号を受信する毎に、選択制御設定レジスタ１０３に保持されている波形制御設定レジスタ１０５の選択順序に基づいて、複数の波形制御設定レジスタ１０５のうち、１つの波形制御設定レジスタ１０５を選択する。ここで、各波形制御設定レジスタ１０５は、所定数の出力端のそれぞれに対応するパルス波形データを保持している。出力波形設定回路１０６は、選択された波形制御設定レジスタ１０５に保持されているパルス波形データを、パルス出力部１０７に設定する。パルス出力部１０７は、出力波形設定回路１０６によって設定されたパルス波形データを、所定数の出力端からパルス出力する。

なお、出力波形設定回路１０６には、パルス出力部１０７の機能が含まれていてもよい。また、出力波形設定回路１０６は、選択された波形制御設定レジスタ１０５に保持されているパルス波形データを、直接、所定数の出力端からパルス出力しても構わない。

図２は、本発明の第１の実施形態に係るパルス出力回路１００におけるパルス出力を示す図である。図２において、タイミング信号生成手段１０１がタイミング信号を出力するタイミングを順にｔ０〜ｔ７とし、パルス出力部１０７のパルスを出力する４つの出力端をパルス出力端０〜３とする。また、制御手段１０２は、４つの波形制御設定レジスタ１０５を備えるものとし、それぞれ第１〜４の波形制御設定レジスタ０〜３とする。波形選択制御部１０４は、選択制御設定レジスタ１０３に設定された選択順（０→１→２→３→２→１→０→１）に基づいて、第１〜４の波形制御設定レジスタ０〜３を選択する。

タイミングｔ０においては、第１の波形制御設定レジスタ０の設定値「０×０１」に基づいて、パルス出力端０〜３は、「０００１」となる。
タイミングｔ１においては、第２の波形制御設定レジスタ１の設定値「０×０２」に基づいて、パルス出力端０〜３は、「００１０」となる。
タイミングｔ２においては、第３の波形制御設定レジスタ２の設定値「０×０３」に基づいて、パルス出力端０〜３は、「００１１」となる。
タイミングｔ３においては、第４の波形制御設定レジスタ３の設定値「０×０４」に基づいて、パルス出力端０〜３は、「０１００」となる。
タイミングｔ４においては、第３の波形制御設定レジスタ２の設定値「０×０３」に基づいて、パルス出力端０〜３は、「００１１」となる。
タイミングｔ５においては、第２の波形制御設定レジスタ１の設定値「０×０２」に基づいて、パルス出力端０〜３は、「００１０」となる。
タイミングｔ６においては、第１の波形制御設定レジスタ０の設定値「０×０１」に基づいて、パルス出力端０〜３は、「０００１」となる。
タイミングｔ７においては、第２の波形制御設定レジスタ１の設定値「０×０２」に基づいて、パルス出力端０〜３は、「００１０」となる。

以上のように、本発明の第１の実施形態に係るパルス出力回路１００によれば、タイミング信号生成手段１０１からのタイミング信号を受信する毎に、波形選択制御部１０４が選択制御設定レジスタ１０３の設定値に基づいて波形制御設定レジスタ１０５を選択し、出力波形設定回路１０６が選択された波形制御設定レジスタ１０５に保持されているパルス波形データを、パルス出力部１０７に設定し、パルス出力部１０７がパルス出力をする。従って、本発明の第１の実施形態に係るパルス出力回路１００によれば、出力パルスの周期変更時に、リロード動作のタイミングを考慮せずに、出力パルスの周期変更設定を可能とすることができる。

なお、本発明の第１の実施形態に係るパルス出力回路１００によれば、従来、リロード動作のタイミングを監視するために必要であった処理が削減できるため、システム全体の処理負荷を軽減することもできる。さらには、パルス出力回路１００の出力端に対して、１対１でパルス波形データを設定可能な波形制御設定レジスタ１０５を備えることによって、パルス出力回路１００の出力端における任意の組み合わせによるパルス出力ができる。

また、タイミング信号生成手段１０１におけるタイミング信号を出力する周期は、制御手段１０２によって制御されていても構わない。例えば、制御手段１０２が、レジスタに格納されている所定の設定値を参照し、タイミング信号生成手段に通知することが考えられる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係るパルス出力回路２００を示す図である。図３において、パルス出力回路２００は、期間設定レジスタ２０１と、カウンタ２０２と、選択制御設定レジスタ２０３と、波形選択制御部２０４と、波形制御設定レジスタ２０５と、出力波形設定回路２０６と、パルス出力部２０７と、制御レジスタ２０８と、割込み制御部２０９とから構成される。

期間設定レジスタ２０１は、期間設定レジスタ２０１の設定値とカウンタ２０２の値とを比較し、カウンタ２０２の値が期間設定レジスタ２０１の設定値に到達した場合は、カウンタクリア信号Ｓ１０を出力する。カウンタクリア信号Ｓ１０がカウンタ２０２に入力されることによって、カウンタ２０２の値は０にクリアされる。さらに、カウンタクリア信号Ｓ１０は波形選択制御部２０４に入力され、波形選択制御部２０４は、選択制御設定レジスタ２０３の設定に基づいて波形選択信号Ｓ２０を出力波形設定回路２０６に出力する。出力波形設定回路２０６は、波形選択制御部２０４からの波形選択信号Ｓ２０に基づいて、波形制御設定レジスタ２０５のパルス波形データを選択し、パルス出力部２０７にパルス波形データを設定する。パルス出力部２０７は、設定されたパルス波形データをパルス出力する。

ここで、本実施形態においては、パルス出力部２０７は５つの出力端を設けているのに対して、波形制御設定レジスタ２０５は８つ設けられており、８種類のパルス波形データを保持できるようになっている。

以下に、パルス出力部２０７の５つの出力端からのパルス出力について説明する。図４は、図３に示した各レジスタの構成を示す図である。図４に示すように、制御レジスタ２０８と、期間設定レジスタ２０１と、波形制御設定レジスタ２０５と、選択制御設定レジスタ２０３とは、１６ビットのレジスタである。

制御レジスタ２０８における「ＯＮ」は、カウントアップ許可を示すビットであり、「ＯＤＲ」は、波形選択制御部２０４が制御する波形制御設定レジスタ２０５の読み込み順序を示すビットであり、「ＩＥＮ」は、カウンタクリア信号Ｓ１０の出力による割込みフラグ要求ビットである。割込み制御部２０９は、制御レジスタ２０８の割込みフラグ要求ビットを参照し、ＭＰＵ２１０に指示を送る。

期間設定レジスタ２０１における「ＣＭＰ」は、期間設定レジスタ２０１の設定値とカウンタ２０２の値との比較を示すビットである。図４に示す「ＣＭＰ」は、期間設定レジスタ２０１による比較が、常に実施されることを示している。

波形制御設定レジスタ２０５における「ＷＡＶＥ」は、パルス出力部２０７の出力端毎の出力状態を示すビットである。

選択制御設定レジスタ２０３における「ＷＮＵＭ」は、本実施形態における８つの波形制御設定レジスタ２０５のうち、いくつの設定を有効とするかを示すビットである。

波形選択制御部２０４は選択制御設定レジスタ２０３によって有効とされた波形制御設定レジスタ２０５を順次選択する信号を生成する。

具体的には、８つの波形制御設定レジスタ２０５をそれぞれ第１〜８の波形制御設定レジスタ０〜７とする。図４に示すように、選択制御設定レジスタ２０３により、４つの波形制御設定レジスタが有効とされ、制御レジスタ２０８の「ＯＤＲ」が０と設定されている場合には、波形選択制御部２０４は、第１の波形制御設定レジスタ０→第２の波形制御設定レジスタ１→第３の波形制御設定レジスタ２→第４の波形制御設定レジスタ３→第１の波形制御設定レジスタ０→…（以降繰り返し）という順で波形選択信号Ｓ２０を生成する。

一方、制御レジスタ２０８の「ＯＤＲ」が１と設定されている場合には、波形選択制御部２０４は、第４の波形制御設定レジスタ３→第３の波形制御設定レジスタ２→第２の波形制御設定レジスタ１→第１の波形制御設定レジスタ０→第４の波形制御設定レジスタ３→…（以降繰り返し）という順に波形選択信号Ｓ２０を生成する。

なお、カウンタ２０２の値をカウントアップさせるカウントクロックは、システムクロックだけではなく、分周クロック等を使用しても良い。

図５は、ステッピングモータの２相励磁方式におけるパルス出力を示す図である。図５において、カウンタ２０２のカウントアップにより、カウンタ２０２の値が期間設定レジスタ２０１の設定値に到達するタイミングを順にｔ０〜ｔ７とし、パルス出力部２０７のパルスを出力する５つの出力端をパルス出力端０〜４とする。波形選択制御部２０４は、選択制御設定レジスタ２０３の設定値が「０×０３」であることから、第１〜４の波形制御設定レジスタ０〜３が選択される波形選択信号Ｓ２０を生成する。

ここで、制御レジスタ２０８の「ＯＤＲ」が０である場合、波形選択制御部２０４は、０→１→２→３の順に波形選択信号Ｓ２０を生成する。従って、タイミングｔ０〜ｔ５においては、波形選択制御部２０４は、順に０→１→２→３→０→１となる波形選択信号Ｓ２０を生成する。

一方、制御レジスタ２０８の「ＯＤＲ」が１である場合、波形選択制御部２０４は、３→２→１→０の順に波形選択信号Ｓ２０を生成する。従って、タイミングｔ６〜ｔ７においては、波形選択制御部２０４は、タイミングｔ５の信号「１」状態から、順に、（１→）０→３となる波形選択信号Ｓ２０を生成する。

このように生成された波形選択信号Ｓ２０（０→１→２→３→０→１→０→３）に基づいて、出力波形設定回路２０６は、各波形制御設定レジスタからパルス波形データを選択し、パルス出力部２０７は、設定されたパルス波形データを出力端からパルス出力する。

タイミングｔ０においては、第１の波形制御設定レジスタ０の設定値「０×０３」に基づいて、パルス出力端０〜４は、「１１０００」となる。
タイミングｔ１においては、第２の波形制御設定レジスタ１の設定値「０×０６」に基づいて、パルス出力端０〜４は、「０１１００」となる。
タイミングｔ２においては、第３の波形制御設定レジスタ２の設定値「０×０ｃ」に基づいて、パルス出力端０〜４は、「００１１０」となる。
タイミングｔ３においては、第４の波形制御設定レジスタ３の設定値「０×０９」に基づいて、パルス出力端０〜４は、「１００１０」となる。
タイミングｔ４においては、第１の波形制御設定レジスタ０の設定値「０×０３」に基づいて、パルス出力端０〜４は、「１１０００」となる。
タイミングｔ５においては、第２の波形制御設定レジスタ１の設定値「０×０６」に基づいて、パルス出力端０〜４は、「０１１００」となる。
タイミングｔ６においては、第１の波形制御設定レジスタ０の設定値「０×０３」に基づいて、パルス出力端０〜４は、「１１０００」となる。
タイミングｔ７においては、第４の波形制御設定レジスタ３の設定値「０×０９」に基づいて、パルス出力端０〜４は、「１００１０」となる。

図６は、ステッピングモータの１相励磁方式におけるパルス出力を示す図である。図６においても、図５と同様の手順によってパルス出力される。図６において、制御レジスタ２０８の「ＯＤＲ」が、タイミングｔ０〜ｔ６において０であり、タイミングｔ７において１であるため、波形選択信号Ｓ２０は、順に０→１→２→３→０→１→２→１となっている。従って、当該波形選択信号Ｓ２０（０→１→２→３→０→１→２→１）に基づいて、出力波形設定回路２０６は、各波形制御設定レジスタからパルス波形データを選択し、パルス出力部２０７は、設定されたパルス波形データを出力端からパルス出力する。

タイミングｔ０においては、第１の波形制御設定レジスタ０の設定値「０×０１」に基づいて、パルス出力端０〜４は、「１００００」となる。
タイミングｔ１においては、第２の波形制御設定レジスタ１の設定値「０×０２」に基づいて、パルス出力端０〜４は、「０１０００」となる。
タイミングｔ２においては、第３の波形制御設定レジスタ２の設定値「０×０４」に基づいて、パルス出力端０〜４は、「００１００」となる。
タイミングｔ３においては、第４の波形制御設定レジスタ３の設定値「０×０８」に基づいて、パルス出力端０〜４は、「０００１０」となる。
タイミングｔ４においては、第１の波形制御設定レジスタ０の設定値「０×０１」に基づいて、パルス出力端０〜４は、「１００００」となる。
タイミングｔ５においては、第２の波形制御設定レジスタ１の設定値「０×０２」に基づいて、パルス出力端０〜４は、「０１０００」となる。
タイミングｔ６においては、第３の波形制御設定レジスタ２の設定値「０×０４」に基づいて、パルス出力端０〜４は、「００１００」となる。
タイミングｔ７においては、第２の波形制御設定レジスタ１の設定値「０×０２」に基づいて、パルス出力端０〜４は、「０１０００」となる。

以上のように、本発明の第２の実施形態に係るパルス出力回路２００によれば、カウンタの値を期間設定レジスタの設定値と比較することによって波形選択信号を生成するため、期間設定レジスタの設定値に基づいて出力パルスの周期が決定される。従って、本発明の第２の実施形態に係るパルス出力回路２００によれば、出力パルスの周期変更時に、リロード動作のタイミングを考慮せずに、出力パルスの周期変更設定を可能とすることができる。

なお、本発明の第２の実施形態に係るパルス出力回路２００によれば、従来、リロード動作のタイミングを監視するために必要であった処理が削減できるため、システム全体の処理負荷を軽減することもできる。さらには、パルス出力回路２００の出力端に対して、１対１でパルス波形データを設定可能な波形制御設定レジスタ２０５を備えることによって、パルス出力回路２００の出力端における任意の組み合わせによるパルス出力ができる。

なお、出力波形設定回路２０６には、パルス出力部２０７の機能が含まれていてもよい。また、出力波形設定回路２０６は、選択された波形制御設定レジスタ２０５に保持されているパルス波形データを、直接、所定数の出力端からパルス出力しても構わない。

なお、図３にＭＰＵ２１０を示しているが、これはパルス出力回路２００を含むシステムを制御する手段の一例であり、ＭＰＵの使用に限定するものではない。

（第３の実施形態）
図７は、本発明の第３の実施形態に係るパルス出力回路３００を示す図である。図７において、パルス出力回路３００は、期間設定レジスタ３０１と、カウンタ３０２と、選択制御設定レジスタ３０３と、波形選択制御部３０４と、波形制御設定レジスタ３０５と、出力波形設定回路３０６と、パルス出力部３０７と、制御レジスタ３０８と、割込み制御部３０９と、期間設定選択回路３１１とから構成される。

期間設定選択回路３１１は、期間設定選択回路３１１が選択した期間設定レジスタ３０１の設定値とカウンタ３０２の値とを比較し、カウンタ３０２の値が当該期間設定レジスタ３０１の設定値に到達した場合は、カウンタクリア信号Ｓ１１を出力する。なお、期間設定選択回路３１１は、出力波形設定回路３０６からの期間設定選択信号Ｓ３１に基づいて、期間設定レジスタ３０１の設定値を選択する。出力波形設定回路３０６からの期間設定選択信号Ｓ３１については、後述する。

カウンタクリア信号Ｓ１１は、カウンタ３０２に入力されることによって、カウンタ３０２の値は０にクリアされる。さらに、カウンタクリア信号Ｓ１１は波形選択制御部３０４に入力され、波形選択制御部３０４は、選択制御設定レジスタ３０３の設定に基づいて波形選択信号Ｓ２１を出力波形設定回路３０６に出力する。出力波形設定回路３０６は、波形選択制御部３０４からの波形選択信号Ｓ２１に基づいて、波形制御設定レジスタ３０５からパルス波形データを選択し、パルス出力部３０７にパルス波形データを設定する。パルス出力部３０７は、設定されたパルス波形データをパルス出力する。

ここで、本実施形態においては、パルス出力部３０７は４つの出力端を設けているのに対して、波形制御設定レジスタ３０５は８つ設けられており、８種類のパルス波形データを保持できるようになっている。

以下に、パルス出力部３０７の４つの出力端からのパルス出力について説明する。図８は、図７に示した各レジスタの構成を示す図である。図８に示すように、制御レジスタ３０８と、期間設定レジスタ３０１と、波形制御設定レジスタ３０５と、選択制御設定レジスタ３０３とは、１６ビットのレジスタである。

制御レジスタ３０８における「ＯＮ」は、カウントアップ許可を示すビットであり、「ＯＤＲ」は、波形選択制御部３０４が制御する波形制御設定レジスタ３０５の読み込み順序を示すビットである。

期間設定レジスタ３０１における「ＣＭＰ」は、期間設定選択回路３１１が選択した期間設定レジスタ３０１の設定値とカウンタ３０２の値との比較を示すビットである。図８に示す「ＣＭＰ」は、期間設定選択回路３１１による比較が、常に実施されることを示している。

波形制御設定レジスタ３０５における「ＷＡＶＥ」は、パルス出力部３０７の出力端毎の出力状態を示すビットであり、「ＣＳＥＬ」は、期間設定レジスタ３０１を選択するビットであり、「ＩＥＮ」は、カウンタクリア信号Ｓ１１の出力による割込みフラグ要求ビットである。出力波形設定回路３０６が、波形制御設定レジスタ３０５の割込みフラグ要求ビットを参照し、割込み許可信号Ｓ４１を割込み制御部３０９に送信する。割込み制御部３０９は、入力された割込み許可信号Ｓ４１に基づいてＭＰＵ３１０に指示を送る。

選択制御設定レジスタ３０３における「ＷＮＵＭ」は、本実施形態における８つの波形制御設定レジスタ３０５のうち、いくつの設定を有効とするかを示すビットである。

波形選択制御部３０４は選択制御設定レジスタ３０３によって有効とされた波形制御設定レジスタ３０５を順次選択する信号を生成する。

具体的には、８つの波形制御設定レジスタ３０５をそれぞれ第１〜８の波形制御設定レジスタ０〜７とする。図８に示すように、選択制御設定レジスタ３０３により、４つの波形制御設定レジスタが有効とされ、制御レジスタ３０８の「ＯＤＲ」が０と設定されている場合には、波形選択制御部３０４は、第１の波形制御設定レジスタ０→第２の波形制御設定レジスタ１→第３の波形制御設定レジスタ２→第４の波形制御設定レジスタ３→第１の波形制御設定レジスタ０→…（以降繰り返し）という順で波形選択信号Ｓ２１を生成する。

一方、制御レジスタ３０８の「ＯＤＲ」が１と設定されている場合には、波形選択制御部３０４は、第４の波形制御設定レジスタ３→第３の波形制御設定レジスタ２→第２の波形制御設定レジスタ１→第１の波形制御設定レジスタ０→第４の波形制御設定レジスタ３→…（以降繰り返し）という順に波形選択信号Ｓ２１を生成する。

また、出力波形設定回路３０６は、波形選択制御部３０４からの波形選択信号Ｓ２１に基づいて第１〜８の波形制御設定レジスタ０〜７からパルス波形データを選択する。この際、出力波形設定回路３０６は、選択された波形制御設定レジスタの「ＣＳＥＬ」に基づいて期間設定選択信号Ｓ３１を生成し、期間設定選択回路３１１へ送信する。期間設定選択回路３１１は、送信された期間設定選択信号Ｓ３１に基づいて、本実施形態では２つある期間設定レジスタ３０１の設定値のうち１つを選択する。

なお、カウンタ３０２の値をカウントアップさせるカウントクロックは、システムクロックだけではなく、分周クロック等を使用しても良い。

図９は、ステッピングモータの１相励磁方式におけるパルス出力を示す図である。図９において、カウンタ３０２のカウントアップにより、カウンタ３０２の値が期間設定レジスタ３０１の設定値に到達するタイミングを順にｔ０〜ｔ７とし、パルス出力部２０７のパルスを出力する５つの出力端をパルス出力端０〜４とする。ここで、期間設定レジスタ３０１は２つの設定値を有しており、２つの設定値は、それぞれ第１の期間設定レジスタ０および第２の期間設定レジスタ１に格納されている。期間設定選択回路３１１は、カウンタ３０２の値と、第１の期間設定レジスタ０に格納された設定値または第２の期間設定レジスタ１に格納された設定値のいずれかとを比較する。このように、本実施形態に係るパルス出力回路３００は、期間設定レジスタ３０１の設定値が動的に選択されるという点で、本発明の第２の実施形態に係るパルス出力回路２００と異なる。

波形選択制御部３０４は、選択制御設定レジスタ３０３の設定値が「０×０３」であることから、第１〜４の波形制御設定レジスタ０〜３が選択される波形選択信号Ｓ２１を生成する。制御レジスタ３０８の「ＯＤＲ」が、タイミングｔ０〜ｔ５において０であり、タイミングｔ６〜ｔ７において１であるため、波形選択信号Ｓ２１は、順に０→１→２→３→０→１→０→３となっている。従って、当該波形選択信号Ｓ２１（０→１→２→３→０→１→０→３）に基づいて、出力波形設定回路３０６は、各波形制御設定レジスタからパルス波形データを選択し、パルス出力部３０７は、出力端からパルス出力する。

タイミングｔ０においては、第１の波形制御設定レジスタ０の設定値「０×０００１」に基づいて、パルス出力端０〜３は「１０００」となり、期間設定選択信号Ｓ３１は「０」であるため、期間設定選択回路３１１は第１の期間設定レジスタ０を選択する。
タイミングｔ１においては、第２の波形制御設定レジスタ１の設定値「０×０００２」に基づいて、パルス出力端０〜３は「０１００」となり、期間設定選択信号Ｓ３１は「０」であるため、期間設定選択回路３１１は第１の期間設定レジスタ０を選択する。
タイミングｔ２においては、第３の波形制御設定レジスタ２の設定値「０×０００４」に基づいて、パルス出力端０〜３は「００１０」となり、期間設定選択信号Ｓ３１は「０」であるため、期間設定選択回路３１１は第１の期間設定レジスタ０を選択する。
タイミングｔ３においては、第４の波形制御設定レジスタ３の設定値「０×０１０８」に基づいて、パルス出力端０〜３は「０００１」となり、期間設定選択信号Ｓ３１は「１」であるため、期間設定選択回路３１１は第２の期間設定レジスタ１を選択する。

ここで、期間設定選択回路３１１が第２の期間設定レジスタ１を選択することによって、次のタイミングｔ４において、カウンタ３０２の値は第２の期間設定レジスタ１の設定値までカウントアップされる。従って、タイミングｔ４は、これまでのタイミングｔ０〜ｔ３の周期とは異なる。

タイミングｔ４においては、第１の波形制御設定レジスタ０の設定値「０×０００１」に基づいて、パルス出力端０〜３は「１０００」となり、期間設定選択信号Ｓ３１は「０」であるため、期間設定選択回路３１１は第１の期間設定レジスタ０を選択する。ここで、タイミングｔ５は、タイミングｔ０〜ｔ３の周期に戻ることになる。
タイミングｔ５においては、第２の波形制御設定レジスタ１の設定値「０×０００２」に基づいて、パルス出力端０〜３は「０１００」となり、期間設定選択信号Ｓ３１は「０」であるため、期間設定選択回路３１１は第１の期間設定レジスタ０を選択する。
タイミングｔ６においては、第１の波形制御設定レジスタ０の設定値「０×０００１」に基づいて、パルス出力端０〜３は「１０００」となり、期間設定選択信号Ｓ３１は「０」であるため、期間設定選択回路３１１は第１の期間設定レジスタ０を選択する。
タイミングｔ７においては、第４の波形制御設定レジスタ３の設定値「０×０１０８」に基づいて、パルス出力端０〜３は「０００１」となり、期間設定選択信号Ｓ３１は「１」であるため、期間設定選択回路３１１は第２の期間設定レジスタ１を選択する。

ここで、再び期間設定選択回路３１１が第２の期間設定レジスタ１を選択することによって、次のタイミングにおける周期を変更している。

このように、波形制御設定レジスタの「ＣＳＥＬ」によって、期間設定選択回路３１１が期間設定レジスタの設定値を選択し、カウンタクリア信号Ｓ１１を送信するタイミングを動的に変更している。これにより、出力パルスの周期が変更されることになる。

以上のように、本発明の第３の実施形態に係るパルス出力回路３００によれば、カウンタの値を期間設定レジスタの設定値と比較することによって波形選択信号を生成するため、期間設定レジスタの設定値に基づいて出力パルスの周期が決定される。さらに、本発明の第３の実施形態に係るパルス出力回路３００は、複数の期間設定レジスタの設定値を備えており、当該設定値を動的に選択することによって、出力パルスの周期変更を可能としている。従って、本発明の第３の実施形態に係るパルス出力回路３００によれば、出力パルスの周期変更時に、リロード動作のタイミングを考慮せずに、出力パルスの周期変更設定を可能とすることができる。

なお、出力波形設定回路３０６には、パルス出力部３０７の機能が含まれていてもよい。また、出力波形設定回路３０６は、選択された波形制御設定レジスタ３０５に保持されているパルス波形データを、直接、所定数の出力端からパルス出力しても構わない。

なお、図７にＭＰＵ３１０を示しているが、これはパルス出力回路３００を含むシステムを制御する手段の一例であり、ＭＰＵの使用に限定するものではない。

本発明のパルス出力回路は、パルス出力に係る制御を簡単化することができ、パルス出力の設定に係るシステム負荷を軽減することができる効果、および任意の組み合わせパルス出力を可能にする効果を有し、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）により制御する手法が多用されるモータ制御等に用いるパルス出力回路として有用である。

本発明の第１の実施形態に係るパルス出力回路１００を示す図本発明の第１の実施形態に係るパルス出力回路１００における出力パルスを示す図本発明の第２の実施形態に係るパルス出力回路２００を示す図図３に示した各レジスタの構成を示す図本発明の第２の実施形態に係るパルス出力回路２００のステッピングモータの２相励磁方式におけるパルス出力を示す図本発明の第２の実施形態に係るパルス出力回路２００のステッピングモータの１相励磁方式におけるパルス出力を示す図本発明の第３の実施形態に係るパルス出力回路３００を示す図図７に示した各レジスタの構成を示す図本発明の第３の実施形態に係るパルス出力回路３００のステッピングモータの１相励磁方式におけるパルス出力を示す図

符号の説明

１０１タイミング信号生成手段
１０２制御手段
１０３、２０３、３０３選択制御設定レジスタ
１０４、２０４、３０４波形選択制御部
１０５、２０５、３０５波形制御設定レジスタ
１０６、２０６、３０６出力波形設定回路
１０７、２０７、３０７パルス出力部
１００、２００、３００パルス出力回路
２０１、３０１期間設定レジスタ
２０２、３０２カウンタ
２０８、３０８制御レジスタ
２０９、３０９割込み制御部
２１０、３１０ＭＰＵ
３１１期間設定選択回路
Ｓ１０、Ｓ１１カウンタクリア信号
Ｓ２０波形選択信号
Ｓ３１期間設定選択信号
Ｓ４１割込み許可信号

Claims

予め設定されたパルス波形データに基づいて、所定数の出力端からパルス出力を行うパルス出力回路であって、
周期的に出力されるタイミング信号を生成するタイミング信号生成手段と、
前記所定数の出力端のそれぞれに対応するパルス波形データを保持する、複数の波形制御設定レジスタと、
前記波形制御設定レジスタの選択順序を保持する選択制御設定レジスタと、
前記タイミング信号を受信する毎に、前記選択順序に基づいて前記複数の波形制御設定レジスタの中から１つを選択するための波形選択信号を出力する波形選択制御部と、
前記波形選択信号に基づいて前記複数の波形制御設定レジスタの中から１つを選択し、前記選択した波形制御設定レジスタのパルス波形データを、前記所定数の出力端からパルス出力する出力波形設定回路とを備える、パルス出力回路。
タイミング信号生成手段は、
カウントクロックによってカウントアップされるカウンタと、
前記カウンタと比較する所定の設定値を保持する期間設定レジスタとを備え、
前記カウンタが前記所定の設定値に到達した場合、前記タイミング信号を生成することを特徴とする、請求項１に記載のパルス出力回路。
前記波形制御設定レジスタは、前記タイミング信号の生成する周期を決定する期間設定データを保持し、
タイミング信号生成手段は、
カウントクロックによってカウントアップされるカウンタと、
前記カウンタと比較するそれぞれ異なる所定の設定値を保持する複数の期間設定レジスタと、
前記選択された波形制御設定レジスタの期間設定データに基づいて１つの期間設定レジスタを選択する期間設定選択回路とを備え、
前記カウンタが前記選択された期間設定レジスタに保持された所定の設定値に到達した場合、前記タイミング信号を生成することを特徴とする、請求項１に記載のパルス出力回路。