KR102408439B1 - 클럭 모니터링 회로 - Google Patents
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Abstract
클럭 모니터링 회로는, 모니터링 대상 클럭을 샘플링 클럭에 동기해 샘플링하는 샘플링 회로; 상기 샘플링 회로에 의해 상기 모니터링 대상 클럭이 미리 설정된 레벨로 샘플링된 횟수를 카운팅하기 위한 제1카운터 회로; 및 상기 샘플링 회로의 샘플링 횟수를 카운팅하기 위한 제2카운터 회로를 포함할 수 있다.
Description
본 특허 문헌은 집적 회로 기술에 관한 것으로, 더욱 자세하게는 집적 회로 내부에서 사용되는 클럭의 상태를 모니터링하는 클럭 모니터링 회로에 관한 것이다.
CPU와 메모리 등 클럭에 기반하여 동작하는 집적 회로 칩들에 있어서, 클럭(clock)의 듀티(duty)가 정확히 제어되는 것은 매우 중요하다. 예를 들어, 클럭의 라이징 에지와 폴링 에지에서 데이터가 입/출력되는 메모리에서, 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지간의 타이밍이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다.
따라서, 클럭에 기반하여 동작하는 다양한 집적 회로 칩들에서 클럭의 상태를 모니터링하기 위한 클럭 모니터링 회로가 사용되고, 모니터링된 결과에 의해 클럭의 듀티를 50%로 보정해주기 위한 회로들도 사용될 수 있다. 집적 회로 칩들 내부에서 클럭은 매우 여러 위치에서 사용되는데, 각각의 위치마다 클럭의 상태가 서로 상이할 수 있다. 따라서, 집적 회로 칩들의 여러 곳에 클럭을 모니터링하기 위한 클럭 모니터링 회로가 필요할 수 있는데, 클럭 모니터링 회로의 복잡성 및 면적이 클 경우에 클럭 모니터링 회로를 사용하는데 제약이 있을 수 있다.
본 발명의 실시예들은, 간단한 구조로 직접 회로 내부의 클럭의 상태를 모니터링할 수 있는 클럭 모니터링 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 클럭 모니터링 회로는, 모니터링 대상 클럭을 샘플링 클럭에 동기해 샘플링하는 샘플링 회로; 상기 샘플링 회로에 의해 상기 모니터링 대상 클럭이 미리 설정된 레벨로 샘플링된 횟수를 카운팅하기 위한 제1카운터 회로; 및 상기 샘플링 회로의 샘플링 횟수를 카운팅하기 위한 제2카운터 회로를 포함할 수 있다.
본 발명의 실시예들에 따르면, 간단한 구조의 회로로 집적 회로 내부의 클럭의 상태를 모니터링할 수 있다.
도 1은 본 발명의 일실시예에 따른 클럭 모니터링 회로(100)의 구성도.
도 2는 도 1의 클럭 모니터링 회로(100)의 동작을 도시한 타이밍도.
도 3은 본 발명의 다른 실시예에 따른 클럭 모니터링 회로(300)의 구성도.
도 2는 도 1의 클럭 모니터링 회로(100)의 동작을 도시한 타이밍도.
도 3은 본 발명의 다른 실시예에 따른 클럭 모니터링 회로(300)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 클럭 모니터링 회로(100)의 구성도이다.
도 1을 참조하면, 클럭 모니터링 회로(100)는, 샘플링 회로(110), 제1카운터 회로(120), 제2카운터 회로(130), 출력 회로(140) 및 오실레이터(150)를 포함할 수 있다.
오실레이터(150)는 모니터링 대상 클럭(CLK)을 샘플링하기 위한 샘플링 클럭(CLK_S)을 생성할 수 있다. 클럭 모니터링 회로(100)의 모니터링 결과를 정확히 하기 위해서는 샘플링 클럭(CLK_S)과 모니터링 대상 클럭(CLK)의 주파수(frequency)는 다른 것이 바람직하다. 또한, 샘플링 클럭(CLK_S)과 모니터링 대상 클럭(CLK)의 주파수 비는 정수비가 아닌 것이 바람직하다. 여기서는 클럭 모니터링 회로(100)가 오실레이터(150)를 포함하는 것을 예시했지만, 클럭 모니터링 회로(100)가 포함된 집적 회로 내에 샘플링 클럭(CLK_S)으로 사용 가능한 클럭이 존재하는 경우에 클럭 모니터링 회로(100)가 오실레이터(150)를 포함하지 않을 수 있다.
샘플링 회로(110)는 모니터링 대상 클럭(CLK)을 샘플링 클럭(CLK_S)에 동기해 샘플링할 수 있다. 상세하게, 샘플링 회로(110)는 샘플링 클럭(CLK_S)의 라이징 에지(rising edge)마다 모니터링 대상 클럭(CLK)의 논리 레벨을 샘플링하도록 설계될 수 있다. 또는 이와는 다르게 샘플링 회로(110)가 샘플링 클럭(CLK_S)의 폴링 에지(falling edge)마다 모니터링 대상 클럭(CLK)의 논리 레벨을 샘플링하게 설계될 수도 있다. 샘플링 회로(110)는 클럭 단자에 샘플링 클럭(CLK_S)을 입력받고, D단자에 모니터링 대상 클럭(CLK)을 입력받고, Q단자로 샘플링 결과(SAMPLE)를 출력하는 D플립플롭일 수 있다.
제1카운터 회로(120)는 샘플링 회로(110)에 의해 모니터링 대상 클럭(CLK)이 미리 설정된 레벨로 샘플링된 횟수를 카운팅할 수 있다. 미리 설정된 레벨은 논리 하이 레벨과 논리 로우 레벨 중 하나일 수 있는데, 여기서는 미리 설정된 레벨이 논리 하이 레벨이라고 가정하기로 한다. 제1카운터 회로(120)는 샘플링 결과(SAMPLE)를 활성화 신호로 사용할 수 있다. 즉, 제1카운터 회로(120)는 샘플링 결과(SAMPLE)가 논리 하이일때 활성화되고 샘플링 결과(SAMPLE)가 논리 로우일때 비활성화될 수 있다. 그리고 제1카운터 회로(120)는 활성화시에 샘플링 클럭(CLK_S)의 활성화 횟수를 카운팅할 수 있다. 결국, 제1카운터 회로(120)는 샘플링 회로(110)에 의해 모니터링 대상 클럭(CLK)이 논리 하이 레벨로 샘플링된 횟수를 카운팅해 그 결과(CNT<0:N>, N은 1이상의 정수)를 생성할 수 있다.
제2카운터 회로(130)는 샘플링 회로(110)의 샘플링 횟수를 카운팅할 수 있다. 제2카운터 회로(130)는 논리 하이 레벨을 유지하는 신호(1)를 활성화 신호로 사용할 수 있다. 즉, 제2카운터 회로(130)는 계속 활성화 상태를 유지할 수 있다. 제2카운터 회로(130)는 샘플링 클럭(CLK_S)의 활성화 횟수를 카운팅하므로, 결국, 제2카운터 회로(130)는 샘플링 회로(110)의 샘플링 횟수를 카운팅해 그 결과(TOTAL<0:N>)를 생성할 수 있다.
제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)와 제2카운터 회로(130)의 카운팅 결과(TOTAL<0:N>)의 비율은 모니터링 대상 클럭(CLK)의 듀티에 대한 정보를 가지고 있다. CNT<0:N> : TOTAL<0:N> 의 값이 클수록 모니터링 대상 클럭(CLK)의 듀티비가 높은 것을 나타내고, CNT<0:N> : TOTAL<:N>의 값이 작을수록 모니터링 대상 클럭(CLK)의 듀티비가 낮은 것을 나타낼 수 있다. 이에 대해서는 도 2와 함께 더욱 자세히 알아보기로 한다.
출력 회로(140)는 클럭 모니터링 회로(100)의 모니터링 결과(CNT<0:N>, TOTAL<0:N>)를 집적회로 외부로 출력할 수 있다. 출력 회로(140)는 모니터링 결과를 출력할 수 있도록 2N+2개의 출력 드라이버들(미도시)을 포함할 수 있다. 여기서는 클럭 모니터링 회로(100)의 모니터링 결과(CNT<0:N>, TOTAL<0:N>)를 집적회로 외부로 출력해 집적회로 외부에서 모니터링 대상 클럭(CLK)의 상태를 모니터링 가능하도록 했는데, 모니터링 결과를 집적회로 내에서 사용하는 경우에는 출력 회로(140)가 필요하지 않을 수 있다. 또한, 출력 회로(140)가 2N+2개의 출력 드라이버들을 이용해 모니터링 결과를 병렬로 출력하지 않고, 병-직렬 변환을 통해 더욱 적은 개수의 출력 드라이버들을 이용해 모니터링 결과를 출력하도록 설계할 수도 있음은 당연하다.
도 1의 클럭 모니터링 회로(100)는 샘플링 회로(110)와 카운터 회로들(120, 130) 등 간단한 구성을 이용해 모니터링 대상 클럭(CLK)의 상태를 모니터링 가능하게 할 수 있다.
도 2는 도 1의 클럭 모니터링 회로(100)의 동작을 도시한 타이밍도이다.
도 2의 (A)는 모니터링 대상 클럭(CLK)의 듀티비가 50%인 경우의 클럭 모니터링 회로(100)의 동작을 나타낸다. 샘플링 클럭(CLK_S)의 라이징 에지에서 모니터링 대상 클럭(CLK)의 논리 레벨이 샘플링되어 샘플링 결과(SAMPLE)가 생성될 수 있다. 제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)는 샘플링 결과(SAMPLE)가 1인 경우에만 샘플링 클럭(CLK_S)의 라이징 에지마다 증가하고, 제2카운터 회로(130)의 카운팅 결과(TOTAL<0:N>)는 샘플링 클럭(CLK_S)의 라이징 에지마다 증가할 수 있다. 결과적으로, 제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)는 3, 제2카운터 회로(130)의 카운팅 결과(TOTAL<0:N>)는 6이 되고 결국 3:6은 모니터링 대상 클럭(CLK)의 듀티비 50%를 나타낼 수 있다.
도 2의 (B)는 모니터링 대상 클럭(CLK)의 듀티비가 67%인 경우의 클럭 모니터링 회로(100)의 동작을 나타낸다. (B) 역시 (A)와 동일한 방식으로 동작하고, 그 결과 제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)는 4, 제2카운터 회로(130)의 카운팅 결과(TOTAL<0:N>)는 6이 되고, 결국 4:6은 모니터링 대상 클럭(CLK)의 듀티비 67%를 나타낼 수 있다.
도 2의 (C)는 모니터링 대상 클럭(CLK)의 듀티비가 33%인 경우의 클럭 모니터링 회로(100)의 동작을 나타낸다. (C) 역시 (A)와 동일한 방식으로 동작하고, 그 결과 제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)는 2, 제2카운터 회로(130)의 카운팅 결과(TOTAL<0:N>)는 6이 되고, 결국 2:6은 모니터링 대상 클럭(CLK)의 듀티비 33%를 나타낼 수 있다.
(A), (B), (C)의 모든 경우에, 클럭 모니터링 회로(100)의 동작 시간이 늘어날수록 모니터링 결과는 더욱 정확해질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 클럭 모니터링 회로(300)의 구성도이다.
도 3을 참조하면, 클럭 모니터링 회로(300)는, 도 1의 클럭 모니터링 회로(100)와 동일한 샘플링 회로(110), 제1카운터 회로(120), 제2카운터 회로(130) 및 오실레이터(150)를 포함할 수 있다. 그리고 클럭 모니터링 회로(100)와 다른 출력 회로(340)를 포함할 수 있다.
출력 회로(340)는 제1선택기(341), 제2선택기(343) 및 출력 드라이버 회로(345)를 포함할 수 있다.
제1선택기(341)는 모니터링 선택 신호(MON_SEL)에 응답해 제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)와 제2카운터 회로(130)의 카운팅 결과(TOTAL<0:N>) 중 하나를 선택해 출력할 수 있다. 모니터링 모드에서 모니터링 선택 신호(MON_SEL)는 1과 0의 사이에서 천이하고, 결국 카운팅 결과(CNT<0:N>)와 카운팅 결과(TOTAL<0:N>)가 번갈아가며 선택되어 출력될 수 있다.
제2선택기(343)는 모니터링 모드 신호(MON_EN)에 응답해 제1선택기(341)의 선택 결과 또는 출력 신호(OUT<0:N>) 중 하나를 선택할 수 있다. 여기서 출력 신호(OUT<0:N>)는 클럭 모니터링 회로(300)가 포함된 집적 회로가 출력 드라이버 회로(345)로 모니터링 모드가 아닐시에 출력하는 신호(예, 데이터)일 수 있다. 모니터링 모드 신호(MON_EN)는 모니터링 모드에서는 활성화되고 그렇지 않은 경우에는 비활성화될 수 있다.
출력 드라이버 회로(345)는 N+1개의 출력 드라이버들을 포함하고, 출력 드라이버들을 이용해 제2선택기(345)에 의해 선택된 신호를 집적 회로 외부로 출력할 수 있다.
결국, 출력 회로(340)는 모니터링 모드에서는 제1카운터 회로(120)의 카운팅 결과(CNT<0:N>)와 제2카운팅 회로(130)의 카운팅 결과(TOTAL<0:N>)를 번갈아 집적 회로 외부로 출력하고, 모니터링 모드가 아닐시에는 출력 신호(OUT<0:N>)를 집적 회로 외부로 출력할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 클럭 모니터링 회로
110: 샘플링 회로
120: 제1카운터 회로
130: 제2카운터 회로
140: 출력 회로
150: 오실레이터
110: 샘플링 회로
120: 제1카운터 회로
130: 제2카운터 회로
140: 출력 회로
150: 오실레이터
Claims (10)
- 모니터링 대상 클럭을 샘플링 클럭에 동기해 샘플링하는 샘플링 회로;
상기 샘플링 회로에 의해 상기 모니터링 대상 클럭이 미리 설정된 레벨로 샘플링된 횟수를 카운팅하기 위한 제1카운터 회로; 및
상기 샘플링 회로의 샘플링 횟수를 카운팅하기 위한 제2카운터 회로
를 포함하는 클럭 모니터링 회로.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 샘플링 클럭은 상기 모니터링 대상 클럭과 다른 주파수를 가지고, 상기 샘플링 클럭과 상기 모니터링 대상 클럭의 주파수비는 정수비가 아닌
클럭 모니터링 회로.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 클럭 모니터링 회로는
상기 제1카운터 회로의 카운팅 결과와 상기 제2카운터 회로의 카운팅 결과를 출력하기 위한 출력 회로
를 더 포함하는 클럭 모니터링 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 샘플링 회로는 상기 샘플링 클럭의 라이징 에지에서 상기 모니터링 대상 클럭을 샘플링하고,
상기 제2카운터 회로는 상기 샘플링 클럭의 라이징 에지의 개수를 카운팅하는
클럭 모니터링 회로.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 샘플링 회로는 상기 샘플링 클럭의 폴링 에지에서 상기 모니터링 대상 클럭을 샘플링하고,
상기 제2카운터 회로는 상기 샘플링 클럭의 폴링 에지의 개수를 카운팅하는
클럭 모니터링 회로.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 미리 설정된 레벨은 논리 하이 레벨과 논리 로우 레벨 중 하나의 레벨인
클럭 모니터링 회로. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
상기 출력 회로는
상기 제1카운터 회로의 카운팅 결과와 상기 제2카운터 회로의 카운팅 결과 중 하나를 선택하기 위한 제1선택기;
상기 제1선택기에 의해 선택된 카운팅 결과와 출력 신호 중 하나를 선택하기 위한 제2선택기; 및
상기 제2선택기에 의해 선택된 신호를 출력하기 위한 출력 드라이버 회로를 포함하는
클럭 모니터링 회로.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7항에 있어서,
상기 제1선택기는 클럭 모니터링 모드에서 상기 제1카운터 회로의 카운팅 결과와 상기 제2카운터 회로의 카운팅 결과를 번갈아 선택하고,
상기 제2선택기는 상기 클럭 모니터링 모드에서는 상기 제1선택기에 의해 선택된 카운팅 결과를 선택하고, 그렇지 않은 경우에는 상기 출력 신호를 선택하는
클럭 모니터링 회로.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 제1카운터 회로의 카운팅 값 : 상기 제2카운터 회로의 카운팅 값의 비율은 상기 모니터링 대상 클럭의 듀티 비를 나타내는
클럭 모니터링 회로.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 샘플링 클럭을 생성하기 위한 오실레이터
를 더 포함하는 클럭 모니터링 회로.
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|---|---|---|---|
| KR1020170179850A KR102408439B1 (ko) | 2017-12-26 | 2017-12-26 | 클럭 모니터링 회로 |
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Families Citing this family (1)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030052722A1 (en) | 2001-09-18 | 2003-03-20 | Nec Corporation | Clock monitoring apparatus |
Family Cites Families (10)
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|---|---|---|---|---|
| JPH08181588A (ja) * | 1994-12-22 | 1996-07-12 | Fujitsu Ltd | クロック断検出回路 |
| JPH11155082A (ja) * | 1997-11-20 | 1999-06-08 | Nec Corp | 同期信号判定回路及び同期信号判定方法 |
| US8121240B1 (en) * | 2004-11-16 | 2012-02-21 | Xilinx, Inc. | Statistical measurement of average edge-jitter placement on a clock signal |
| TWI316329B (en) * | 2006-04-26 | 2009-10-21 | Realtek Semiconductor Corp | Phase selector, data receiving device, data transmitting device utilizing phase selector and clock-selecting method |
| KR100948067B1 (ko) | 2008-07-10 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 소자 |
| CN101764594A (zh) * | 2009-11-09 | 2010-06-30 | 天津南大强芯半导体芯片设计有限公司 | 一种时钟信号检测电路及异常时钟信号检测方法 |
| CN103347332B (zh) * | 2013-06-25 | 2018-05-29 | 矽力杰半导体技术(杭州)有限公司 | 信号处理方法及电路及带该电路的led调光电路 |
| US9432009B2 (en) * | 2013-11-15 | 2016-08-30 | Arm Limited | Circuit delay monitoring apparatus and method |
| CN104079265B (zh) * | 2014-06-23 | 2016-08-17 | 四川和芯微电子股份有限公司 | 高速时钟占空比检测系统 |
| CN105759190B (zh) * | 2016-02-23 | 2018-09-28 | 工业和信息化部电子第五研究所 | Mos管参数退化的检测电路 |
-
2017
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-
2018
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030052722A1 (en) | 2001-09-18 | 2003-03-20 | Nec Corporation | Clock monitoring apparatus |
Also Published As
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