JP4378318B2 - 画像読取装置の駆動制御回路 - Google Patents

Description

本発明は、画像センサにより原稿画像を１ラインずつ順次読取る画像読取装置の駆動を複数の制御信号を介して制御する画像読取装置の駆動制御回路に関するものである。

ディジタル複写機やスキャナには、画像を読取るための読取装置が備えられている。この種の画像読取装置は従来よりユニット化されており、たとえばＣＣＤセンサ、周辺回路、レンズ、枠体などを含む光学的画像読取装置として構成される。また、ＣＣＤセンサの部分は密着形のリニアセンサとその周辺回路によって構成されることもある。

この種の画像読取装置によって読取られた画像データはアナログデータとして出力される。そして、たとえばディジタル複写機やスキャナにおいては、出力されるアナログ画像データは、演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ）で増幅され、Ａ／Ｄ変換器によってディジタルデータに変換される。その後、劣化データの補正、階調処理、編集処理等の所定の画像処理が施される。

ところで、画像読取装置によって原稿を読取り、読取画像データを取り出すためには、一般に、次のような制御信号（駆動信号）を画像読取装置に入力する必要がある。

水平同期信号ＳＨ：画像読取装置の読取センサが光をデータとして蓄積する期間を決定するための信号
転送クロックφ１、φ２：蓄積したデータを読出すためのクロック
リセットパルスφＲＳ：蓄積したデータをリセットするためのクロック
φＣＬＰ：アナログデータを安定して出力するためのクロック
等である。

上記の駆動信号は一例であり、筐体の配置、内部のＣＣＤの製造メーカや型式によって、それら制御線の接続場所や駆動方法が異なっている場合が多い。

以上のように画像読取装置を駆動するためには複数の制御線が必要であり、従来から上記の各制御信号を出力する複数の制御端子を有する読取装置駆動回路を内蔵したＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）が提供されている。この種のＩＣでは、一定の周波数やタイミングを有する上記の各制御信号を固定的に出力するような構成（下記の図２）のものの他、また、設定レジスタへの制御データを変更することにより任意の制御信号を各制御端子から出力できるよう汎用化された構成も提案されている（下記の図３、あるいは特許文献１）。
特開２００１−８１０３号公報

図１に画像読取装置を駆動するために必要な駆動信号（制御信号）の一例として、上記の、水平同期信号ＳＨ、転送クロックφ１およびφ２、リセットパルスφＲＳ、クロックφＣＬＰのタイミングを示す（以下では、まぎらわしい場合などを除きこれらの信号に関しては信号名を省略し上記の各参照符号のみを用いる場合がある）。

図１において、水平同期信号ＳＨは一定周期のパルスであり、周期が長くなっている。転送クロックφ１とφ２は、周期、デューティとも同じであるが、位相が互いに反転しており、水平同期信号ＳＨのＨレベルの前後は特定の論理にマスクされている。リセットパルスφＲＳはφ１やφ２と周期や位相やデューティが異なり、クロックφＣＬＰもその他の駆動信号とは異なった波形を出力する。また、各制御信号φＲＳとφＣＬＰもφ１とφ２と同様に、ＳＨのＨレベルの前後は特定の論理にマスクされている。

従来、図１のような駆動信号を生成するためには、第一の従来例として、駆動信号一本一本について、専用のクロックを生成するためのクロック生成器が内蔵されたパターンジェネレータが必要であった。

図２は画像読取装置駆動回路の第一の従来例を示すブロック図である。

図２において符号２００は従来の画像読取装置駆動回路を内蔵したＩＣの内部である。画像読取装置駆動回路２００には、各制御信号ＳＨ、φ１およびφ２、φＲＳ、φＣＬＰを出力するためのパターンジェネレータ２０２，２０３．．．２０６が５個内蔵されている。それぞれのパターンジェネレータは、各制御信号ＳＨ、φ１、φ２、φＲＳ、φＣＬＰを出力する役割が決まっており、予め決められた周期、デューティ、位相で信号がＩＣの出力端子から出力される。

このような固定条件の周波数／タイミングの制御信号を出力する構成は、回路規模が小さくて済む利点がある。しかしながら、駆動回路作成後のタイミングの微調整が困難である、また読取装置のラインアップを増やす際、画像読取装置が変わる度に駆動回路も変更する必要があり、各出力端子の機能もＳＨ、φ１、φ２、φＲＳ、φＣＬＰと役割が固定的に決まっているために、ＩＣを実装する基板の配置、配線パターンによって、不用意に配線パターンやケーブルが交差し、不要輻射や外来ノイズの影響を受けやすくなる、などの問題を生じる場合があった。

図３は画像読取装置駆動回路の第二の従来例を示すブロック図である。

図３において符号３００は従来の画像読取装置駆動回路を内蔵したＩＣの内部構造を示している。画像読取装置駆動回路３００には、パターンジェネレータ３０２，３０３…３０６と同一のパターンジェネレータが５個内蔵されている。それぞれのパターンジェネレータからは１本の信号が出力され、ＩＣの出力端子から出力される。それぞれのパターンジェネレータ３０２，３０３…３０６は、シフトレジスタ等のクロック生成器３０７、タイマーカウンタなどから構成された出力制御部３０８を有し、外部インターフェースからの操作によって設定レジスタ３０９を設定することによって、任意の周期、任意の位相、任意のデューティのクロックを、任意の区間出力することが可能となっている。これによって、第一の従来例の短所であった、タイミングの微調整も可能になり、また製品のラインアップを増やすために画像読取装置が変わっても駆動信号や出力端子機能を変え、対応することが可能となった。

しかしながら、この第二の従来例の場合は、クロック生成器（シフトレジスタ）と出力制御（タイマーカウンタ）が各制御信号のパターンジェネレータに必要であり、回路規模の増大を招き、コスト面等において不利であり、また、このような構成では、通常、各制御信号のパターンジェネレータは各制御信号の生成に都合がよいように構成されるため、依然として各制御信号の出力端子は固定的に定められており、たとえば製品仕様に応じて各制御信号の出力端子を自由に選択することはできなかった。

本発明の課題は、上記の問題を解決し、回路規模の小さい簡単安価な構成により、タイミングの微調整や、画像読取装置を制御する各制御信号の出力端子の選択の自由を保証でき、様々な画像読取装置に対応できる画像読取装置の駆動制御回路を提供することにある。

上記の課題を解決するため、本発明においては、画像センサにより原稿画像を１ラインずつ順次読取る画像読取装置を複数の異なる制御信号を用いて制御する画像読取装置の駆動制御回路であって、複数の異なるクロックを生成するクロック生成器と、前記原稿画像の１ラインの読取処理期間中に、所定の区間だけ信号が変化する区間信号を複数生成する区間信号生成器と、前記クロック生成器から出力される複数のクロックの中から１本を選択するクロックセレクタを複数と、前記区間信号生成器から出力される複数の区間信号の中から１本を選択する区間信号セレクタを複数と、前記複数のクロックセレクタでそれぞれ選択された複数のクロックと前記複数の区間信号セレクタでそれぞれ選択された複数の区間信号との論理を組み合わせる論理回路とを有し、前記複数の異なる制御信号のうち何れの制御信号でも生成可能で、前記１ラインの読取処理時間中に周波数が変化する１本の前記制御信号を生成する信号生成回路を複数と、前記複数の信号生成回路の出力を前記駆動制御回路から各々出力する複数の端子とを有し、前記複数の信号生成回路により、前記複数の異なる制御信号を生成する構成を採用した。

上記構成によれば、クロック生成手段をそれぞれ複数のクロックセレクタと区間信号セレクタに分け、これら複数のクロックセレクタと区間信号セレクタを用いてクロック生成器の出力するクロックから１ラインの読取処理時間中に周波数が変化する画像読取装置の制御信号を生成する汎用的な構成を採用しているので、回路規模の小さい簡単安価な構成により、タイミングの微調整や、画像読取装置を制御する各制御信号の出力端子の選択の自由を保証でき、様々な画像読取装置に対応できる優れた画像読取装置の駆動制御回路を提供することができる。

以下、本発明を採用した画像読取装置駆動回路の実施例を説明する。以下の実施例においても、従来例と同様に画像読取装置を制御する制御信号として水平同期信号ＳＨ、転送クロックφ１およびφ２、リセットパルスφＲＳ、クロックφＣＬＰを出力する画像読取装置駆動回路を例示する。

図４は、本発明を採用した画像読取装置駆動回路の構成を示している。図１に示した波形を出力するために必要な回路が設けられている。図４の画像読取装置駆動回路４００は、たとえばＩＣなどの形態に集積化される。図４の画像読取装置駆動回路４００には次のような、回路が含まれている。

符号４０３は設定レジスタであり、以下で述べる信号生成に必要な各種の設定値を外部のインターフェースから任意に書き込み、記憶できるようになっている。

符号４０１はクロック生成回路であり、本実施例では４本のクロック４１７を生成することができ、それらの周波数、デューティは設定レジスタ４０３に設定値によって可変となっている。クロック生成回路４０１の内部は、主に４本のシフトレジスタ４１９で構成され、予め「０」又は「１」に設定された複数のレジスタ出力値が順次シフトを繰り返し、特定のシフトレジスタ４１９の出力値がクロックとしてクロック生成回路から出力されるようになっている。このような構成により、様々な周期、様々なデューティのクロックを生成することができる。

符号４０２は区間生成回路であり、本実施例では２本の区間信号４１８を生成することができる。区間生成回路４０２の内部は、主に１個のタイマーカウンタ回路４２０と２個の比較器４２１（比較器１および比較器２）で構成され、タイマーカウンタ回路４２０によって得られるタイマーカウンタ値が、それぞれの比較器４２１に入力される。

区間信号４１８は、画像のサイズと読取る解像度に対応して決まる１ラインの読取処理時間の間の所定区間のみ図１の各制御信号を変化（出力）させるためのものである。図１１の各制御信号を生成するには、１ラインの読取処理時間中に１つの水平同期区間と、これに続く区間（画像読取りおよびデータ転送時間）からなる２つの区間が必要である。

１ラインの読取処理時間中において図１の各制御信号を変化（出力）させる所定区間を決定するためには、区間生成回路４０２のタイマーカウンタ回路４２０、および２個の比較器４２１（比較器１および比較器２）が用いられる（ライン周期生成）。

２個の比較器４２１には、不図示の制御手段（主制御部など）により、設定レジスタ４０３を介して、画像のサイズと読取る解像度に対応して決定された１ラインの読取処理時間に応じて、該読取処理時間中の図１の各制御信号を変化（出力）させる所定区間の始めと終りのタイミングを定める区間スタート値および区間ストップ値が設定される。これら２個の比較器４２１は、タイマーカウンタ回路４２０のカウント値を区間スタート値および区間ストップ値と比較することにより、２本の区間信号４１８を生成する。

すなわち、比較器４２１では、タイマーカウント値と予め設定レジスタ４０３に設定した値（以下、区間スタート値と呼ぶ）と一致すると、区間生成信号の出力の論理が「１」になり、さらにそれぞれのタイマーカウント値が区間スタート値とは別の予め設定した値（以下、区間ストップ値と呼ぶ）と一致すると、区間生成信号の出力の論理が「０」に変化する。またタイマーカウンタ回路４２０は、一定周期で０にクリアされ、再びカウントアップを始める。

図７は区間生成回路４０２の動作をより詳細に示している。図７に示すように、タイマーカウンタ回路４２０は０から２５までカウントアップし、再び０に戻って再びカウントアップする。区間信号１を生成するための比較器１には、タイマーカウンタのタイマカウント値と区間スタート値（１）と区間ストップ値（１）が入力される。タイマーカウント値は、区間スタート値（１）と常に比較され、一致すると区間信号１はハイレベルへ変化する。ここでは、区間スタート値（１）＝１であるので、タイマーカウント値が１の時に信号がハイレベルに変化する。その後タイマーカウント値が区間ストップ値（１）と一致すると、区間信号１はローレベルへ変化する。ここでは、区間ストップ値（１）＝３であるので、タイマーカウント値が３の時に信号がローレベルに変化する。比較器２も比較器１と同様であり、タイマーカウント値＝区間スタート値（２）で区間信号２はハイレベルに変化し、タイマーカウント値＝区間ストップ値（２）で区間信号２はローレベルに変化する。

再び図４において、符号４０４、４０５、４０６、４０７、４０８は信号生成回路であり、すべて同一の回路で構成されている。それぞれの信号生成回路４０４〜４０８の出力信号はそれぞれ画像読取装置駆動回路４００を構成するＩＣの端子１（４０９）、端子２（４１０）、端子３（４１１）、端子４（４１２）、端子５（４１３）から外部へ出力され、不図示の画像読取装置に入力される。

これら信号生成回路４０４〜４０８の内部は、主にクロックセレクタ４１４、区間セレクタ４１５、簡単な論理回路４１６から構成されている。

このうち、クロックセレクタ４１４は、４入力の中から任意の１つを出力するセレクタ回路として構成され、クロック生成回路４０１から出力された４本のクロック４１７の中から、予め設定されたセレクト信号の設定値に従って１本を出力するよう構成されている。

また区間セレクタ４１５は、２入力の中から任意の１つを出力するセレクタ回路として構成され、区間生成回路４０２から出力された２本の区間信号４１８の中から、予め設定されたセレクト信号の設定値に従って１本を出力する回路になっている。

論理回路４１６は、たとえば図５（１）に示すようにＡＮＤゲート５１１、５１２、ＮＡＮＤゲート５１３、インバータ５１４、ＯＲゲート５１５から構成される。図５（１）の論理回路は、図５（２）に示す真理値表に示すように動作する。

クロックセレクタ４１４から出力された１本のクロックは、論理回路４１６の入力１（５０１）を介して、また区間セレクタ４１５から出力された１本の区間信号は、論理回路４１６の入力２（５０２）を介してＡＮＤゲート５１１に入力される。反転設定信号５０３を「０」にした場合、論理回路４１６に入力されたクロックと区間信号がＡＮＤゲート５１２を介してＡＮＤされ出力５０４から出力されるようになっている。反転設定信号５０１を「１」にした場合、回路４１３に入力されたクロックと区間信号はＮＡＮＤゲート５１３を介してＮＡＮＤされ出力５０３から出力される。

次に、図４に示した回路を用いて図１で示したような駆動信号を出力する手段について図６〜図１１を用いて説明する。図６は、クロック生成器４０１が出力する４本のクロック４１７（クロック１〜４）の例を示している。

図６の例ではクロック１は、常に１を出力している。これは、前記のシフトレジスタ４１９の１本にすべて１を設定することで、デューティ１００％のクロック、すなわち常に１の信号を生成している。

また、クロック２は、転送クロックφ１、φ２として出力するために必要な周波数、デューティをシフトレジスタ４１９に設定することにより出力される。

クロック３は、リセットパルスφＲＳとして出力するために必要な周波数、デューティをシフトレジスタ４１９に設定することにより出力される。

クロック４は、クロックφＣＬＰとして出力するために必要な周波数、デューティをシフトレジスタ４１９に設定することにより出力される。

図７は、区間生成回路４０２の出力信号４１８を示している。前述のように、２個の比較器に対する設定値はそれぞれ区間スタート値（１）、区間ストップ値（１）と、区間スタート値（２）、区間ストップ値（２）である。前記のように区間信号１と区間信号２は、タイマーカウンタ回路によるタイマーカウント値と、比較器４２１に予め設定された区間スタート値、区間ストップ値によって生成される。

図８は、信号生成回路４０４が、図６で示したクロック及び、図７で示した区間信号を用いて、図１の水平同期信号ＳＨを端子１へ出力する際の過程を示している。図８のクロックセレクタ出力は、信号生成回路４０４内部のクロックセレクタ４１４において、４本のクロック４１７の中から設定により選択した信号であり、ここでは図６のクロック１である。また図８の区間セレクタ出力は、信号生成回路４０４内部の区間セレクタにおいて、区間信号４１８の中から設定により選択した信号であり、ここでは図７の区間信号１である。これら２つのクロック１と区間信号１出力は、信号生成回路４０４内部の論理回路４１６に入力され、反転設定信号５０３を「０」に設定すると、論理回路４１６によって、図１のＳＨが端子１（４０８）から出力される。ここでは水平同期信号ＳＨを端子１から出力する例を説明したが、信号生成回路４０５〜４０８を同様に設定することにより、他の端子２〜５（４１０〜４１３）のいずれからも水平同期信号ＳＨを出力することができる。

図９は、信号生成回路４０５が、図６で示したクロック及び、図７で示した区間信号を用いて、図１の転送クロックφ１を端子２へ出力する際の過程を示した図である。図９のクロックセレクタ出力は、信号生成回路４０５内部のクロックセレクタにおいて、４本のクロック４１７の中から設定により選択した信号であり、ここでは図６のクロック２である。また図９の区間セレクタ出力は、信号生成回路４０５内部の区間セレクタにおいて、区間信号４１８の中から設定により選択した信号であり、ここでは図７の区間信号２である。これら２つのクロック２と区間信号２は、信号生成回路４０５内部の論理回路４１６に入力され、反転設定信号５０３を「０」に設定すると、論理回路４１６によって、図１のφ１が端子２（４１０）から出力される。ここでは転送クロックφ１を端子２から出力する例を説明したが、信号生成回路４０４、４０６〜４０８を同様に設定することにより、他の端子１、３〜５（４０９、４１１〜４１３）のいずれからも転送クロックφ１を出力することができる。

図１０は、信号生成回路４０６が、図６で示したクロック及び、図７で示した区間信号を用いて、図１の転送クロックφ２を端子３へ出力する際の過程を示した図である。図１０のクロックセレクタ出力は、信号生成回路４０６内部のクロックセレクタにおいて、４本のクロック４１７の中から設定により選択した信号であり、ここでは図６のクロック２である。また図１０の区間セレクタ出力は、信号生成回路４０６内部の区間セレクタにおいて、区間信号４１８の中から設定により選択した信号であり、ここでは図７の区間信号２である。これら２つのクロック２と区間信号２は、信号生成回路４０６内部の論理回路４１６に入力され、反転設定信号５０３を「１」に設定すると、論理回路４１６によって、図１のφ２が端子３（４１１）から出力される。ここでは転送クロックφ２信号を端子３から出力する例を説明したが、信号生成回路４０４、４０５、４０７、４０８を同様に設定することにより、他の端子１、２、４、５（４０９、４１０、４１２、４１３）のいずれからも転送クロックφ２を出力することができる。

図１１は、信号生成回路４０７が、図６で示したクロック及び、図７で示した区間信号を用いて、図１のリセットパルスφＲＳを端子４へ出力する際の過程を示した図である。図１１のクロックセレクタ出力は、信号生成回路４０７内部のクロックセレクタにおいて、４本のクロック４１７の中から設定により選択した信号であり、ここでは図６のクロック３である。また図１１の区間セレクタ出力は、信号生成回路４０７内部の区間セレクタにおいて、区間信号４１８の中から設定により選択した信号であり、ここでは図７の区間信号２である。これら２つのクロック３と区間信号２は、信号生成回路４０７内部の論理回路４１６に入力され、反転設定信号５０３を「０」に設定すると、論理回路４１６によって、図１のリセットパルスφＲＳが端子４（４１２）から出力される。ここではリセットパルスφＲＳを端子４から出力する例を説明したが、信号生成回路４０４〜４０６、４０８を同様に設定することにより、他の端子１〜３、５（４０９〜４１１、４１３）のいずれからもリセットパルスφＲＳを出力することができる。

図１２は、信号生成回路４０８が、図６で示した４本のクロック及び、図７で示した２本の区間信号を用いて、図１のクロックφＣＬＰを端子５へ出力する際の過程を示した図である。図１２のクロックセレクタ出力は、信号生成回路４０８内部のクロックセレクタにおいて、４本のクロック４１７の中から設定により選択された信号であり、ここでは図６のクロック４である。また図１２の区間セレクタ出力は、信号生成回路４０８内部の区間セレクタにおいて、区間信号４１８の中から設定により選択した信号であり、ここでは図７の区間信号２である。これら２つのクロック２と区間信号２は、信号生成回路４０８内部の論理回路４１６に入力され、反転設定信号５０３を「０」に設定すると、論理回路４１６によって、図１のφＣＬＰが端子５（４１３）から出力される。ここではクロックφＣＬＰを端子５から出力する例を説明したが、信号生成回路４０４〜４０７を同様に設定することにより、他の端子１〜４（４０９〜４１２）のいずれからもクロックφＣＬＰを出力することができる。

以上のように、本実施例によれば、画像読取装置を駆動するために必要な制御信号を生成するためのクロック生成部を共有化することにより、水平同期信号ＳＨ、転送クロックφ１およびφ２、リセットパルスφＲＳ、クロックφＣＬＰの周波数やタイミングがプログラマブルであるにもかかわらず、各制御信号の生成に必要な回路の大部分を共有でき、構成を簡単安価にできる。また、画像読取装置の駆動制御回路を構成するＩＣの信号出力は、端子番号に依存せず、ＩＣが組み込まれる製品の配線パターンやケーブルの取り回しなどに応じて、設定次第で都合のよい端子から任意の制御信号を出力させることができる。

特に本実施例によれば、クロック生成手段をクロックセレクタと区間信号セレクタに分け、このクロックセレクタと区間信号セレクタを用いてクロック生成器の出力するクロックから画像読取装置を制御する制御信号を生成する汎用的な構成を採用しているので、回路規模の小さい簡単安価な構成により、タイミングの微調整や、画像読取装置を制御する各制御信号の出力端子の選択の自由を保証でき、様々な画像読取装置に対応できる、という優れた効果がある。

本実施例では、画像読取装置の光学読取素子の光蓄積期間と、読み取ったアナログデータの転送期間で異なる制御信号を用いる場合の構成を示す。

図１３は、光学読取素子として用いられるＣＣＤリニアセンサの光を蓄積する時間（以下、光蓄積時間）と、アナログデータを転送する時間（以下、データ転送時間）における駆動制御波形を示している。

図１３の光蓄積時間では、転送クロックφ１、φ２、リセットパルスφＲＳ、クロックφＣＬＰは高い周波数で駆動され、一方、データ転送時間では、これらφ１、φ２、φＲＳ、φＣＬＰは光蓄積時間よりも低い周波数で駆動している。このようにデータ転送時間に低い周波数で駆動するのはＣＣＤリニアセンサに接続されるＡ／Ｄ変換器の処理能力に合わせて転送クロックを生成する必要があるためである。反対に、光蓄積時間で駆動信号を高速に駆動する理由は前のラインのデータ転送時間で蓄えられた不要な光エネルギーを現在のラインの光蓄積時間の間でＣＣＤリニアセンサの外部へすべて吐き出だす必要があるためである。

従来では、図１３に示したような駆動波形を生成するためには、第一の従来例で述べたように、予め決められた周期、デューティ、位相で信号を出力するよう構成された回路（ＩＣ）を用いるのが一般的であり、駆動波形の微調整や、読取装置の複数のラインアップに対応できなかった。

本実施例では、図１３に示した波形を出力するため、画像読取装置駆動回路を図１４に示すように構成する。

図１４の画像読取装置駆動回路１４００において、符号１４０３は設定レジスタであり、以下で述べる信号生成に必要な各種の設定値を外部のインターフェースから任意に書き込み、記憶できるようになっている。

符号１４０１はクロック生成回路であり、本実施例では７本のクロック１４１７を生成することができ、これらのクロックの周波数およびデューティは設定レジスタ１４０３に設定値によって可変となっている。クロック生成回路１４０１の内部は主に７本のシフトレジスタ１４１９で構成され、予め「０」又は「１」に設定された複数のレジスタ出力値が順次シフトを繰り返し、特定のレジスタの出力値がクロックとしてクロック生成回路から出力される回路になっている。このような構成により、様々な周期、様々なデューティのクロックを生成することができる。

符号１４０２は区間生成回路であり、本実施例の区間生成回路１４０２は４本の区間信号１４１８を生成することができる。区間生成回路１４０２の内部は、主に１個のタイマーカウンタ回路１４２０と４個の比較器１４２１（比較器１〜比較器４）で構成され、タイマーカウンタ回路１４２０によって得られるタイマーカウンタ値が、それぞれの比較器１４２１に入力される。

区間信号１４１８は、画像のサイズと読取る解像度に対応して決まる１ラインの読取処理時間の間の所定区間のみ図１３の各制御信号を変化（出力）させるためのものである。図１３の各制御信号を生成するには、１ラインの読取処理時間中に２つの水平同期区間と、これにそれぞれ続く区間（光蓄積時間およびデータ転送時間）からなる４つの区間が必要である。

１ラインの読取処理時間中において図１３の各制御信号を変化（出力）させる所定区間を決定するためには、区間生成回路１４０２のタイマーカウンタ回路１４２０、および４個の比較器１４２１（比較器１〜比較器４）が用いられる（ライン周期生成）。

４個の比較器１４２１には、不図示の制御手段（主制御部など）により、設定レジスタ１４０３を介して、画像のサイズと読取る解像度に対応して決定された１ラインの読取処理時間に応じて、該読取処理時間中の図１３の各制御信号を変化（出力）させる所定区間の始めと終りのタイミングを定める区間スタート値および区間ストップ値が設定される。これら４個の比較器１４２１は、タイマーカウンタ回路１４２０のカウント値を区間スタート値および区間ストップ値と比較することにより、４本の区間信号１４１８を生成する。

すなわち、比較器１４２１では、タイマーカウント値と予め設定レジスタ１４０３に設定した値（以下、区間スタート値と呼ぶ）と一致すると、区間生成信号の出力の論理が「１」になり、さらにそれぞれのタイマーカウント値が区間スタート値とは別の予め設定した値（以下、区間ストップ値と呼ぶ）と一致すると、区間生成信号の出力の論理が「０」に変化する。またタイマーカウンタは、一定周期で０にクリアされ、再びカウントアップを始める。区間生成回路１４０２の動作については後述の図１７で詳述する。

符号１４０４〜１４０８は信号生成回路であり、すべて同一の回路から構成されている。信号生成回路１４０４〜１４０８の出力信号はそれぞれ画像読取装置駆動回路４００を構成するＩＣの出力信号はそれぞれ端子１（１４０９）、端子２（１４１０）、端子３（１４１１）、端子４（１４１２）、端子５（１４１３）から外部へ出力され、画像読取装置に入力される。

これら信号生成回路１４０４〜１４０８の内部は、主にクロックセレクタ１４１４、区間セレクタ１４１５をそれぞれ２つずつと、論理回路１４１６から構成されている。

このうち、クロックセレクタ１４１４は、７入力の中から任意の１つを出力するセレクタ回路として構成され、クロック生成回路１４０１から出力された７本のクロック１４１７の中から、予め設定されたセレクト信号の設定値に従って１本を出力する回路になっている。

また、区間セレクタ１４１５は、４入力の中から任意の１つを出力するセレクタ回路として構成され、区間生成回路１４０２から出力された４本の区間信号１４１８の中から、予め設定されたセレクト信号の設定値に従って１本を出力する回路になっている。

論理回路１４１６は、たとえば図１５（１）で示すようにＡＮＤゲート１５１６、１５１７、１５１２、ＮＡＮＤゲート１５１３、インバータ１５１４、ＯＲゲート１５１５、１５１８から構成される。図１５（１）の論理回路は、図１５（２）に示す真理値表に示すように動作する。

２つのクロックセレクタ１４１４から出力された２本のクロックの内、１本は論理回路１４１６の入力１（１５０１）からＡＮＤゲート１５１６へ入力され、他方の１本は入力３（１５０５）からＡＮＤゲート１５１７へ入力される。また２つの区間セレクタ１４１５から出力された２本の区間信号の内、１本は論理回路１４１６の入力２（１５０２）からＡＮＤゲート１５１６へ入力され、他方の１本は入力４（１５０６）からＡＮＤゲート１５１７へ入力される。反転設定信号１５０３は、設定レジスタ１４０３からの信号であり、入力１、入力２、入力３、入力４の組合せによって生成された信号を最後に反転するか否かのセレクト信号である。

次に、図１４に示した回路を用いて図１３で示したような駆動信号を出力する手段について図１６〜図２１を用いて説明する。図１６は、クロック生成器１４０１の出力信号である７本のクロック１４１７を示している。

図１６のクロック１からクロック４は、図６で示したクロックと同じであるが、本実施例ではさらにクロック５からクロック７が追加されている。

クロック５は、転送クロックφ１、φ２として出力するために必要な周波数、デューティをシフトレジスタ１４１９に設定することにより出力される。このクロック５の周波数はクロック２よりも高い。

クロック６は、リセットパルスφＲＳとして出力するために必要な周波数、デューティをシフトレジスタ１４１９に設定することにより出力される。このクロック６の周波数はクロック３よりも高い。

クロック７は、クロックφＣＬＰとして出力するために必要な周波数、デューティをシフトレジスタ１４１９に設定することにより出力される。このクロック７の周波数はクロック４よりも高い。

図１７は、区間生成回路１４０２の出力信号１４１８を示している。４個の比較器１４２１に対する設定値はそれぞれ区間スタート値（１）、区間ストップ値（１）、区間スタート値（２）、区間ストップ値（２）、区間スタート値（３）、区間ストップ値（３）、区間スタート値（４）、区間ストップ値（４）である。図７の場合と同様に、区間信号１〜４はタイマーカウンタ回路によるタイマーカウント値と、比較器１４２１に予め設定された区間スタート値、区間ストップ値によって生成される。

図１８は、信号生成回路１４０３が、図１６で示したクロック及び、図１７で示した区間信号を用いて、図１３の水平同期信号ＳＨを端子１へ出力する際の過程を示した図である。以下では、それぞれの信号生成回路１４０４〜１４０８が内蔵する２つのクロックセレクタ（１４１４）をそれぞれ、クロックセレクタ１、クロックセレクタ２と呼ぶ。また同様に２つの区間セレクタ（１４１５）をそれぞれ、区間セレクタ１、区間セレクタ２と呼ぶ。

図１８のクロックセレクタ１出力は、信号生成回路１４０４内部のクロックセレクタ１において、７本のクロック１４１７の中から設定により選択した信号であり、ここでは図１６のクロック１である。またクロックセレクタ２も図１６のクロック１を選択しクロックセレクタ２出力を出力する。図１８の区間セレクタ１出力は、信号生成回路１４０４内部の区間セレクタ１において、区間信号１４１８の中から設定により選択した信号であり、ここでは図１７の区間信号１である。また区間セレクタ２は、図１７の区間信号３を選択し区間セレクタ２出力を出力する。これら４つのクロックセレクタ１出力、クロックセレクタ２出力、区間セレクタ１出力、区間セレクタ２出力は、信号生成回路１４０４内部の論理回路１４１６に入力される。本実施例では図１５の入力１にはクロックセレクタ１出力、入力２には区間セレクタ１出力、入力３にはクロックセレクタ２出力、入力４にはクロックセレクタ２出力が接続されている。そして反転設定信号１５０３を「０」に設定すると、論理回路の組み合わせによって、図１３の水平同期信号ＳＨが端子１（１４０９）から出力される。ここでは水平同期信号ＳＨを端子１から出力する例を説明したが、信号生成回路１４０５〜１４０８を同様に設定することにより、他の端子２〜５（１４１０〜１４１３）のいずれからも水平同期信号ＳＨを出力することができる。

図１９は、信号生成回路１４０５が、図１６で示したクロック及び、図１７で示した区間信号を用いて、図１３の転送クロックφ１を端子２へ出力する際の過程を示した図である。図１９のクロックセレクタ出力は、信号生成回路１４０５内部のクロックセレクタ１において、７本のクロック１４１７の中から設定により選択した信号であり、ここでは図１６のクロック２である。またクロックセレクタ２は図１６のクロック５を選択しクロックセレクタ２出力を出力する。図１９の区間セレクタ１出力は、信号生成回路１４０５内部の区間セレクタ１において、区間信号１４１８の中から設定により選択した信号であり、ここでは図１７の区間信号４である。また区間セレクタ２は、図１７の区間信号２を選択し区間セレクタ２出力を出力する。これら４つのクロックセレクタ１出力、クロックセレクタ２出力、区間セレクタ１出力、区間セレクタ２出力は、信号生成回路１４０５内部の論理回路１４１６に入力される。本実施例では図１５の入力１にはクロックセレクタ１出力、入力２には区間セレクタ１出力、入力３にはクロックセレクタ２出力、入力４にはクロックセレクタ２出力が接続されている。そして反転設定信号１５０３を「０」に設定すると、論理回路の組み合わせによって、図１３の転送クロックφ１が端子２（１４１０）から出力される。ここでは転送クロックφ１を端子２から出力する例を説明したが、信号生成回路１４０４、１４０６〜１４０８を同様に設定することにより、他の端子１、３〜５（１４０９、１４１１〜１４１３）のいずれからも転送クロックφ１を出力することができる。

図２０は、信号生成回路１４０６が、図１６で示したクロック及び、図１７で示した区間信号を用いて、図１３の転送クロックφ２を端子３へ出力する際の過程を示した図である。図２０のクロックセレクタ出力は、信号生成回路１４０６内部のクロックセレクタ１において、７本のクロック４１７の中から設定により選択した信号であり、ここでは図１６のクロック２である。またクロックセレクタ２は図１６のクロック５を選択しクロックセレクタ２出力を出力する。図２０の区間セレクタ１出力は、信号生成回路１４０６内部の区間セレクタ１において、区間信号１４１８の中から設定により選択した信号であり、ここでは図１７の区間信号５である。また区間セレクタ２は、図１７の区間信号２を選択し区間セレクタ２出力を出力する。これら４つのクロックセレクタ１出力、クロックセレクタ２出力、区間セレクタ１出力、区間セレクタ２出力は、信号生成回路１４０６内部の論理回路１４１６に入力される。本実施例では図１５の入力１にはクロックセレクタ１出力、入力２には区間セレクタ１出力、入力３にはクロックセレクタ２出力、入力４にはクロックセレクタ２出力が接続されている。そして反転設定信号１５０３を「１」に設定すると、論理回路の組み合わせによって、図１３の転送クロックφ２が端子３（１４１１）から出力される。ここでは転送クロックφ２信号を端子３から出力する例を説明したが、信号生成回路１４０４、１４０５、１４０７、１４０８を同様に設定することにより、他の端子１、２、４、５（１４０９、１４１０、１４１２、１４１３）のいずれからも転送クロックφ２を出力することができる。

図２１は、信号生成回路１４０７が、図１６で示したクロック及び、図１７で示した区間信号を用いて、図１３のリセットパルスφＲＳを端子４へ出力する際の過程を示した図である。図２１のクロックセレクタ出力は、信号生成回路１４０７内部のクロックセレクタ１において、７本のクロック４１７の中から設定により選択した信号であり、ここでは図１６のクロック３である。またクロックセレクタ２は図１６のクロック６を選択しクロックセレクタ２出力を出力する。図２１の区間セレクタ１出力は、信号生成回路１４０７内部の区間セレクタ１において、区間信号１４１８の中から設定により選択した信号であり、ここでは図１７の区間信号５である。また区間セレクタ２は、図１７の区間信号２を選択し区間セレクタ２出力を出力する。これら４つのクロックセレクタ１出力、クロックセレクタ２出力、区間セレクタ１出力、区間セレクタ２出力は、信号生成回路１４０７内部の論理回路１４１６に入力される。本実施例では図１５の入力１にはクロックセレクタ１出力、入力２には区間セレクタ１出力、入力３にはクロックセレクタ２出力、入力４にはクロックセレクタ２出力が接続されている。そして反転設定信号１５０３を「１」に設定すると、論理回路の組み合わせによって、図１３のリセットパルスφＲＳが端子４（１４１２）から出力される。ここではリセットパルスφＲＳを端子４から出力する例を説明したが、信号生成回路１４０４〜１４０６、１４０８を同様に設定することにより、他の端子１〜３、５（１４０９〜１４１１、１４１３）のいずれからもリセットパルスφＲＳを出力することができる。

図２２は、信号生成回路１４０８が、図１６で示した７本のクロック及び、図１７で示した４本の区間信号を用いて、図１３のφＣＬＰを端子５へ出力する際の過程を示した図である。図２２のクロックセレクタ出力は、信号生成回路１４０８内部のクロックセレクタ１において、７本のクロック４１７の中から設定により選択した信号であり、ここでは図１６のクロック４である。またクロックセレクタ２は図１６のクロック７を選択しクロックセレクタ２出力を出力する。図２２の区間セレクタ１出力は、信号生成回路１４０８内部の区間セレクタ１において、区間信号１４１８の中から設定により選択した信号であり、ここでは図１７の区間信号５である。また区間セレクタ２は、図１７の区間信号２を選択し区間セレクタ２出力を出力する。これら４つのクロックセレクタ１出力、クロックセレクタ２出力、区間セレクタ１出力、区間セレクタ２出力は、信号生成回路１４０８内部の論理回路１４１６に入力される。本実施例では図１５の入力１にはクロックセレクタ１出力、入力２には区間セレクタ１出力、入力３にはクロックセレクタ２出力、入力４にはクロックセレクタ２出力が接続されている。そして反転設定信号１５０３を「０」に設定すると、論理回路の組み合わせによって、図１３のφＣＬＰが端子５（１４１３）から出力される。ここではクロックφＣＬＰを端子５から出力する例を説明したが、信号生成回路１４０４〜１４０７を同様に設定することにより、他の端子１〜４（１４０９〜１４１２）のいずれからもクロックφＣＬＰを出力することができる。

以上のように、本実施例によれば、画像読取装置の光学読取素子の光蓄積期間と、読み取ったアナログデータの転送期間で異なる制御信号を用いる場合においても、画像読取装置を駆動するために必要な制御信号を生成するためのクロック生成部を共有化することにより、水平同期信号ＳＨ、転送クロックφ１およびφ２、リセットパルスφＲＳ、クロックφＣＬＰの周波数やタイミングがプログラマブルであるにもかかわらず、各制御信号の生成に必要な回路の大部分を共有でき、構成を簡単安価にできる。また、画像読取装置の駆動制御回路を構成するＩＣの信号出力は、端子番号に依存せず、ＩＣが組み込まれる製品の配線パターンやケーブルの取り回しなどに応じて、設定次第で都合のよい端子から任意の制御信号を出力させることができる。

特に本実施例によれば、クロック生成手段をそれぞれ複数のクロックセレクタと区間信号セレクタに分け、これら複数のクロックセレクタと区間信号セレクタを用いてクロック生成器の出力するクロックから１ラインの読取処理時間中に周波数が変化する画像読取装置の制御信号を生成する汎用的な構成を採用しているので、回路規模の小さい簡単安価な構成により、タイミングの微調整や、画像読取装置を制御する各制御信号の出力端子の選択の自由を保証でき、様々な画像読取装置に対応できる、という優れた効果がある。

本発明は、画像センサにより原稿画像を１ラインずつ順次読取る画像読取装置の駆動を複数の制御信号を介して制御する種々の画像読取装置の駆動制御回路に適用することができる。

画像読取装置を駆動するために必要な駆動信号の一例を示す説明図である。 画像読取装置駆動回路の従来例を示すブロック図である。 画像読取装置駆動回路の異なる従来例を示すブロック図である。 本発明に係るＩＣ内部の画像読取装置駆動回路の構成例を示すブロック図である（実施例１）。 図４の論理回路の構成例を示すブロック図である。 図５（１）の論理回路の動作を示す真理値表図である。 図４のクロック生成器から出力される４本のクロックの一例を示す波形図である。 図４の区間生成器から出力される２本の区間信号の一例を示す波形図である。 図４の画像読取装置駆動回路においてクロックと区間信号からＳＨを生成する過程を示す波形図である。 図４の画像読取装置駆動回路においてクロックと区間信号からφ１を生成する過程を示す波形図である。 図４の画像読取装置駆動回路においてクロックと区間信号からφ２を生成する過程を示す波形図である。 図４の画像読取装置駆動回路においてクロックと区間信号からφＲＳを生成する過程を示す波形図である。 図４の画像読取装置駆動回路においてクロックと区間信号からφＣＬＰを生成する過程を示す波形図である。 画像読取装置を駆動するために必要な駆動信号の一例を示す波形図である。 本発明に係るＩＣ内部の画像読取装置駆動回路の一例を示すブロック図である（実施例２）。 図１４の論理回路の回路図の一例を示すブロック図である。 図１５（１）の論理回路の動作を示す真理値表図である。 図１４のクロック生成器から出力される７本のクロックの一例を示す波形図である。 図１４の区間生成器から出力される４本の区間信号の一例を示す波形図である。 図１４の画像読取装置駆動回路においてクロックと区間信号からＳＨを生成する過程を示す波形図である。 図１４の画像読取装置駆動回路においてクロックと区間信号からφ１を生成する過程を示す波形図である。 図１４の画像読取装置駆動回路においてクロックと区間信号からφ２を生成する過程を示す波形図である。 図１４の画像読取装置駆動回路においてクロックと区間信号からφＲＳを生成する過程を示す波形図である。 図１４の画像読取装置駆動回路においてクロックと区間信号からφＣＬＰを生成する過程を示す波形図である。

符号の説明

４００ 画像読取装置駆動回路
４０１ クロック生成回路
４０２ 区間生成回路
４０３ 設定レジスタ
４０４ 信号生成回路
４１４ クロックセレクタ
４１５ 区間セレクタ
４１７ クロック
４１８ 区間信号
４１９ シフトレジスタ
４２０ タイマーカウンタ回路
４２１ 比較器
５１１、５１２ ＡＮＤゲート
５１３ ＮＡＮＤゲート
５１４ インバータ
５１５ ＯＲゲート
１４０１ クロック生成回路
１４０２ 区間生成回路
１４０３ 設定レジスタ
１４０４〜１４０８ 信号生成回路
１４１４ クロックセレクタ
１４１５ 区間セレクタ
１４１６ 論理回路
１４１８ 区間信号
１４１９ シフトレジスタ
１４２０ タイマーカウンタ回路
１４２１ 比較器
１５１３ ＮＡＮＤゲート
１５１４ インバータ
１５１５、１５１８ ＯＲゲート
１５１６、１５１７、１５１２ ＡＮＤゲート

Claims (2)

1. 画像センサにより原稿画像を１ラインずつ順次読取る画像読取装置を複数の異なる制御信号を用いて制御する画像読取装置の駆動制御回路であって、
   複数の異なるクロックを生成するクロック生成器と、
   前記原稿画像の１ラインの読取処理期間中に、所定の区間だけ信号が変化する区間信号を複数生成する区間信号生成器と、
   前記クロック生成器から出力される複数のクロックの中から１本を選択するクロックセレクタを複数と、前記区間信号生成器から出力される複数の区間信号の中から１本を選択する区間信号セレクタを複数と、前記複数のクロックセレクタでそれぞれ選択された複数のクロックと前記複数の区間信号セレクタでそれぞれ選択された複数の区間信号との論理を組み合わせる論理回路とを有し、前記複数の異なる制御信号のうち何れの制御信号でも生成可能で、前記１ラインの読取処理時間中に周波数が変化する１本の前記制御信号を生成する信号生成回路を複数と、
   前記複数の信号生成回路の出力を前記駆動制御回路から各々出力する複数の端子とを有し、
   前記複数の信号生成回路により、前記複数の異なる制御信号を生成することを特徴とする画像読取装置の駆動制御回路。
2. 請求項１に記載の画像読取装置の駆動制御回路は、前記クロック生成器で生成する複数の異なるクロックの数よりも多くの、前記複数の異なる制御信号を生成することを特徴とする。

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