JP2004179321A - 半導体装置 - Google Patents
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Abstract
【課題】回路規模の増加を最小限に抑え、フレキシブルに効率良く遅延モニタ回路を構成可能な半導体装置を提供する。
【解決手段】第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成を切り替え、パルスＳ１４１を切り替えた遅延素子列を伝播させる遅延信号発生回路１４２と、第１構成情報ＣＮＦＧ１が設定される第１レジスタＲＥＧａと第２構成情報ＣＮＦＧ２が設定される第２レジスタＲＥＧｂを有するレジスタ群１４５と、選択信号Ｓ１４４の指示に従って、第１構成情報ＣＮＦＧ１と第２構成情報ＣＮＦＧ２を時分割的に遅延信号生成回路１４２に出力するセレクタ１４６と、遅延素子列の遅延情報に基づいて電源電圧を制御し、第１構成情報ＣＮＦＧ１および第２構成情報ＣＮＦＧ２を時分割的に選択するように選択信号Ｓ１４４をセレクタ１４６に出力する制御回路１４４とを設ける。
【選択図】 図１
【解決手段】第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成を切り替え、パルスＳ１４１を切り替えた遅延素子列を伝播させる遅延信号発生回路１４２と、第１構成情報ＣＮＦＧ１が設定される第１レジスタＲＥＧａと第２構成情報ＣＮＦＧ２が設定される第２レジスタＲＥＧｂを有するレジスタ群１４５と、選択信号Ｓ１４４の指示に従って、第１構成情報ＣＮＦＧ１と第２構成情報ＣＮＦＧ２を時分割的に遅延信号生成回路１４２に出力するセレクタ１４６と、遅延素子列の遅延情報に基づいて電源電圧を制御し、第１構成情報ＣＮＦＧ１および第２構成情報ＣＮＦＧ２を時分割的に選択するように選択信号Ｓ１４４をセレクタ１４６に出力する制御回路１４４とを設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路を有する半導体装置に係り、特に、ターゲット回路であるＬＳＩに供給する電源電圧を適応的に制御して低消費電力化を図る技術に関するものである。
【０００２】
【従来の技術】
近年、半導体回路では、低電力化のために、電源電圧を下げる方法が一般的に取られている。これは半導体回路（ＬＳＩ）の消費電力のＡＣ成分が電源電圧の２乗に比例するためで、ＬＳＩの低消費電力化には電源電圧の低減が最も効果的であるからである。
【０００３】
このような観点から、近年、ＬＳＩの動作周波数やプロセスのばらつき、温度変化に対して、電源電圧を動的に制御し、ＬＳＩが動作可能な最低電圧を適応的に供給する方法が報告されている。
【０００４】
このような適応的電源電圧制御を実現する例として、ＬＳＩのクリティカルパス相当の遅延を生成する遅延回路を搭載し、電源電圧制御の対象となるターゲット回路の動作クロック周波数と、この遅延回路の遅延値を比較して、遅延回路の遅延値が動作クロックサイクル以内に収まるように電源電圧を制御している（たとえば、特許文献１、特許文献２、特許文献３参照）。
【０００５】
また、ＬＳＩのクリティカルパスは動作電圧やプロセス変動によって入れ替わる場合がある。
このようなクリティカルパスの入れ替わりに対応するために、複数の遅延回路を搭載し、全ての遅延回路の遅延値のうち最も遅延の大きいものを選択して電源電圧を制御する方法も提案されている。
【０００６】
【特許文献１】
特開２０００−２１６３３８号公報
【特許文献２】
特開２０００−２９５０８４号公報
【特許文献３】
特開２００２−１００９６７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、パスの入れ替わりに対応するために多くの遅延回路を搭載することは回路規模の増加を招き、遅延回路による遅延モニタ精度と回路規模のトレードオフを考慮する必要が生じる。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路規模の増加を最小限に抑え、フレキシブルに効率良く遅延モニタ回路を構成可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ回路を有する半導体装置であって、上記遅延モニタ回路は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される構成情報に応じた遅延素子列を形成する複数の遅延素子を有する遅延手段と、上記遅延素子列を形成するための複数の構成情報が設定される複数のレジスタと、上記複数のレジスタの構成情報を選択的に切り替えて上記遅延手段に供給する切替手段とを有する。
【００１０】
好適には、上記切替手段は、複数のレジスタに設定された遅延素子列の構成情報を時分割で切り替えて上記遅延手段に供給する。
【００１１】
また、好適には、上記遅延モニタ回路は、時分割で形成される遅延素子列が生成する遅延情報に基づき、上記ターゲット回路に供給する電源電圧を制御する制御手段を有する。
【００１２】
また、上記制御回路は、上記遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報を比較し、遅延値がより大きい遅延情報を最終遅延情報として判断し、当該最終遅延情報に基づいて上記電源電圧を制御する。
【００１３】
本発明の第２の観点は、異なるクロック周波数で動作する複数の回路を含むターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ回路を有する半導体装置であって、上記遅延モニタ回路は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される構成情報に応じた遅延素子列を形成する複数の遅延素子を有する遅延手段と、上記複数の異なる周波数に対応した上記遅延素子列を形成するための複数の構成情報が設定される複数のレジスタと、上記複数のレジスタの構成情報を選択的に切り替えて上記遅延手段に供給する第１の切替手段と、上記複数のクロックを選択的に切り替えて上記遅延手段に供給する第２の切替手段とを有する。
【００１４】
好適には、上記第１の切替手段は、複数のレジスタに設定された遅延素子列の構成情報を時分割で切り替えて上記遅延手段に供給し、上記第２の切替手段は、上記複数のクロックを時分割で切り替えて上記遅延手段に供給する。
【００１５】
また、好適には、上記遅延モニタ回路は、時分割で形成される遅延素子列が生成する遅延情報に基づき、上記ターゲット回路に供給する電源電圧を制御する制御手段を有する。
【００１６】
また、上記制御回路は、上記遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報を比較し、複数のクロック周波数ドメインのうちクロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて上記電源電圧を制御する。
【００１７】
また、上記複数のレジスタには、各クロック周波数ドメインに対応する構成情報が複数設定される。
【００１８】
本発明によれば、たとえば切替手段により、複数のレジスタに設定されている複数の構成情報が時分割的に切り替えれて遅延手段に供給される。
遅延手段では、供給される構成情報に基づいた遅延素子列が時分割的に構成される。そして、異なる構成情報に基づく遅延素子列を所定のクロックが伝播され、異なる構成情報に基づく遅延情報が制御回路に供給される。
制御回路においては、遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報が比較され、遅延値がより大きい遅延情報が最終遅延情報として判断され、この最終遅延情報に基づいてターゲット回路に供給する電源電圧値が制御される。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００２０】
第１実施形態
図１は、本発明に係る半導体装置の第１の実施形態を示すブロック図である。
【００２１】
本半導体装置１０は、図１に示すように、ターゲット回路（ＴＧＴ）１１、クロック発生回路（ＣＫＧＥＮ）１２、電源電圧供給回路（ＰＷＲＳＰＬＹ）１３、および遅延モニタ回路（ＤＬＭＮＴ）１４により構成されている。
【００２２】
ターゲット回路１１は、電源電圧供給回路１３により電源電圧ＶＤＤが供給され、クロック発生回路１２によるクロックＣＫに同期して動作する、たとえばＤＳＰあるいはＣＰＵ、その他の論理回路を含む半導体回路（ＬＳＩ）により構成される。
【００２３】
クロック発生回路１２は、所定周波数のクロックＣＫを生成し、ターゲット回路１１、および遅延モニタ回路１４に供給する。
【００２４】
電源電圧供給回路１３は、遅延モニタ回路１４による制御信号Ｓ１４を受けて、制御信号が指示するように電源電圧ＶＤＤを調整して、ターゲット回路１１および遅延モニタ回路１４に供給する。
【００２５】
遅延モニタ回路１４は、ターゲット回路１１のクリティカルパス遅延特性を把握するための回路であって、パルス発生回路（ＰＬＧＥＮ）１４１、遅延手段としての遅延信号生成回路（ＤＬＧＥＮ）１４２、遅延検出回路（ＤＬＤＥＴ）５、制御回路（ＣＴＬ）１４４、レジスタ（ＲＥＧ）群１４５、およびセレクタ１４６を有している。
これらの構成要素のうち、制御回路１４４とセレクタ１４６により切替手段が構成される。
【００２６】
パルス発生回路１４１は、クロック発生回路１２から供給されるクロックＣＫを基に、クロックＣＫの１サイクルに等しいパルスＳ１４１ａおよび遅延検出パルスＳ１４１ｂを生成し、パルスＳ１４１ａ遅延信号生成回路１４２に出力し、遅延検出パルスＳ１４１ｂを遅延検出回路１４３に供給する。
【００２７】
遅延信号生成回路１４２は、ターゲット回路１１内部の信号伝播遅延の要因となる遅延成分を有する複数の遅延素子を有し、電源電圧供給回路１３により電源電圧ＶＤＤが供給される。
遅延信号生成回路１４２は、レジスタ群１４５の複数のレジスタに設定された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２のうち、セレクタ１４６で選択され、信号Ｓ１４６として供給された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成を切り替え、切り替えた遅延素子列に、パルス発生回路１４１によるパルスＳ１４１ａを伝播させ、伝播後のパルスを遅延信号Ｓ１４２として遅延検出回路１４３に出力する。
【００２８】
図２は、本実施形態に係る遅延信号生成回路の具体的な構成例を示す回路図である。
【００２９】
この遅延信号生成回路１４２は、図２に示すように、構成を調整可能（切り替え可能）なゲート素子列１４２１と配線遅延列１４２２を縦続して構成されている。
【００３０】
ゲート素子列１４２１は、パルスＳ１４１の入力に対して直列に接続された複数のゲート素子１４２１１−１，１４２１１−２，１４２１１−３，…，１４２１１−ｎとセレクタ１４２１２を有する。
セレクタ１４２１２には、各ゲート素子１４２１１−１〜１４２１１−ｎの各出力端子が接続されており、セレクタ１４６による信号Ｓ１４６に基づいて、ゲート素子の１４２１１−１〜１４２１１−ｎの出力のいずれか、または、入力パルスＳ１４１ａを選択して、次段の配線遅延列１４２２に出力する。
【００３１】
配線遅延列１４２２は、ゲート素子列のセレクタ１４２１２の出力に対して縦続接続された複数の配線（たとえばＲＣ）遅延素子１４２２１−１，１４２２１−２，１４２２１−３，…，１４２２１−ｎとセレクタ１４２２２を有する。
セレクタ１４２２２には、各配線遅延素子１４２２１−１〜１４２２１−ｎの各出力端子が接続されており、セレクタ１４６による信号Ｓ１４６に基づいて、配線遅延素子の１４２２１−１〜１４２２１−ｎの出力のいずれか、または、全段のゲート素子列１４２１の出力パルスを選択して、信号Ｓ１４２として遅延検出回路１４３に出力する。
【００３２】
このように、遅延信号生成回路１４２は、レジスタ群１４５に設定された構成情報を示す信号Ｓ１４６に従って素子列の段数を切り替えることができ、遅延信号生成回路１４２の特性をターゲット回路１１のクリティカルパスの特性と同じ特性に調整することが可能である。
【００３３】
ここで、遅延信号生成回路１４２を構成する遅延素子としてバッファと配線を例にあげたが、これに限定するものではなく、その他ＬＳＩ内部の信号遅延の要因となる遅延素子を加えても良い。
【００３４】
遅延検出回路１４３は、遅延信号生成回路１４２で発生した遅延を含む遅延信号Ｓ１４２の遅延量を、パルス発生回路１４１のよる遅延検出パルスＳ１４１ｂを用いて検出し、検出信号Ｓ１４３を制御回路１４４に出力する。
【００３５】
図３（Ａ）〜（Ｅ）は、遅延検出回路１４３の遅延検出動作を説明するためのタイミングチャートである。
図３（Ａ）はクロック発生回路１２が発生するクロックＣＫ、図３（Ｂ）はパルス発生回路１４１が発生する伝播用パルスＳ１４１ａ、図３（Ｃ）および（Ｄ）は遅延信号発生回路１４２が発生する遅延信号Ｓ１４２、および図３（Ｅ）はパルス発生回路１４１が発生する遅延検出パルスＳ１４１ｂをそれぞれ示している。
【００３６】
遅延検出回路１４３は、たとえば図３（Ｃ），（Ｅ）に示すように、遅延信号Ｓ１４２が遅延検出パルスＳ１４１ｂより先に入力された場合には、遅延信号Ｓ１４２が立ち上がってから遅延検出パルスＳ１４１ｂが立ち上がるまでの時間を遅延量として検出し、検出信号Ｓ１４３を制御回路１４４に出力する。
また、遅延検出回路１４３は、たとえば図３（Ｄ），（Ｅ）に示すように、遅延信号Ｓ１４２が遅延検出パルスＳ１４１ｂより後に入力された場合には、遅延検出パルスＳ１４１ｂが立ち上がってから遅延信号Ｓ１４２が立ち上がるまでの時間を遅延量として検出し、検出信号Ｓ１４３を制御回路１４４に出力する。
【００３７】
遅延検出回路１４３による検出信号Ｓ１４３には、遅延信号生成回路１４２において、レジスタ群１４５の第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１に基づく遅延素子列を伝播した場合の第１遅延情報と、遅延信号生成回路１４２において、レジスタ群１４５の第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２に基づく遅延素子列を伝播した場合の第２遅延情報とが含まれる。
また、第１遅延情報および第２遅延情報は、後述するように、時分割的に交互に供給される。
【００３８】
制御回路１４４は、遅延検出回路１４３による検出信号Ｓ１４３の遅延情報に基づいて、遅延信号生成回路１４２の出力信号Ｓ１４２の遅延値がクロックＣＫの１サイクルに収まり、かつ、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングと遅延信号Ｓ１４２の立ち上がりのタイミングが一致するように、制御信号Ｓ１４を生成して電源電圧供給回路１３を制御する。
【００３９】
本実施形態では、遅延信号生成回路１４２の遅延信号Ｓ１４２の遅延値がクロックＣＫの１サイクルに収まるように、かつ、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングと遅延信号Ｓ１４２の立ち上がりのタイミングが一致するように、制御回路１４４により電源電圧ＶＤＤが制御される。
したがって、制御回路１４４は、図３（Ｃ）に示すように、遅延値ＤＬＶがクロックＣＫの１サイクルに収まっている場合であって、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングより遅延信号Ｓ１４２の立ち上がりのタイミングが速い場合には、電源電圧値を現電圧値より低くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
一方、制御回路１４４は、図３（Ｄ）に示すように、遅延値ＤＬＶがクロックＣＫの１サイクルに収まっていない場合であって、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングより遅延信号Ｓ１４２の立ち上がりのタイミングが遅い場合には、電源電圧値を現電圧値より高くするように、電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
【００４０】
本実施形態に係る制御回路１４４は、遅延検出回路１４３に含まれる第１構成情報ＣＮＦＧ１に基づく遅延素子列を伝播した場合の第１遅延情報と、第２構成情報ＣＮＦＧ２に基づく遅延素子列を伝播した場合の第２遅延情報とを比較して、遅延値ＤＬＶがより大きい結果を最終遅延情報と判断して電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
【００４１】
具体的には、制御回路１４４は、第１および第２遅延情報の遅延値が図３（Ｃ）に示すように、クロックＣＫの１サイクルに収まっている場合には、遅延値ＤＬＶがより大きい結果、すなわち、位相差ずれの小さい方の結果を最終遅延情報と判断して電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
制御回路１４４は、第１遅延情報の遅延値が図３（Ｃ）に示すように、クロックＣＫの１サイクルに収まっており、第２遅延情報の遅延値が図３（Ｄ）に示すように、クロックＣＫの１サイクルに収まっていない場合には、この第２遅延情報の遅延値に基づいて、現電圧値より高くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
同様に、制御回路１４４は、第２遅延情報の遅延値が図３（Ｃ）に示すように、クロックＣＫの１サイクルに収まっており、第１遅延情報の遅延値が図３（Ｄ）に示すように、クロックＣＫの１サイクルに収まっていない場合には、この第１遅延情報の遅延値に基づいて、現電圧値より高くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
そして、制御回路１４４は、第１および第２遅延情報の遅延値が図３（Ｄ）に示すように、クロックＣＫの１サイクルに収まっていない場合には、第１遅延情報の遅延値と第２遅延情報の遅延値のうち、より大きい結果を最終遅延情報と判断して、現電圧値より高くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
【００４２】
また、制御回路１４４は、セレクタ１４６に対して、レジスタ群１４５の第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１およびレジスタ群１４５の第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２を時分割的に選択して遅延信号生成回路１４２に出力するように制御する選択信号Ｓ１４４を出力する。
【００４３】
レジスタ群１４５は、遅延信号生成回路１４２の第１構成情報ＣＮＦＧ１が設定される第１レジスタＲＥＧａと、遅延信号生成回路１４２の第２構成情報ＣＮＦＧ２が設定される第２レジスタＲＥＧｂを有し、設定された第１構成情報ＣＮＦＧ１および第２構成情報ＣＮＦＧ２をセレクタ１４６に出力する。
【００４４】
セレクタ１４６は、制御回路１４４の選択信号Ｓ１４４の指示に従って、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１と第２レジスタＲＥＧｂに設定されている第２構成情報ＣＮＦＧ２を、所定時間毎に切り替えて選択して、すなわち時分割的に選択して遅延信号生成回路１４２に出力する。
【００４５】
次に、上記構成による動作を、図４および図５に関連付けて説明する。
図４は、異なる遅延特性を持ったクリティカルパスの入れ替わりを示す概念図である。図４において、横軸が電源電圧ＶＤＤを、縦軸が遅延時間ＴＤＬＹをそれぞれ示している。
図５は、第１の実施形態における時分割動作（２つの構成情報に対する時分割）を説明するための図である。
【００４６】
レジスタ群の第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１が設定され、第レジスタＲＥＧｂに第２構成情報ＣＮＦＧ２が設定され、それぞれセレクタ１４６に供給される。
セレクタ１４６においては、制御回路１４４の制御信号Ｓ１４４の指示に従って、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１と第２レジスタＲＥＧｂに設定されている第２構成情報ＣＮＦＧ２が、所定時間毎に時分割的に選択されて遅延信号生成回路１４２に出力される。
【００４７】
遅延信号生成回路１４２においては、電源電圧供給回路１３により電源電圧ＶＤＤが供給されており、レジスタ群１４５の複数のレジスタに設定された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２のうち、セレクタ１４６で選択され、信号Ｓ１４６として供給された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成が切り替られる。
そして、遅延信号生成回路１４２においては、パルス発生回路１４１で発生されたパルスＳ１４１ａが信号Ｓ１４６に基づいて構成された遅延素子列を伝播される。遅延素子列を伝播後のパルスが遅延信号Ｓ１４２として遅延検出回路１４３に出力される。
遅延信号生成回路１４２からは、第１構成情報ＣＮＦＧ１に基づく第１遅延素子列の第１遅延情報を含む第１遅延信号１４２と、第２構成情報ＣＮＦＧ２に基づく第２遅延素子列の第２遅延情報を含む第２遅延信号Ｓ１４２が時分割的に交互に出力される。
【００４８】
たとえば、第１レジスタＲＥＧ１に設定された第１構成情報ＣＮＦＧ１に基づく遅延特性は、図４中符号Ａで示す特性を持ち、第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２に基づく遅延特性は図中符号Ｂで示す特性を持ち、この遅延特性に応じた第１および第２遅延情報が遅延信号Ｓ１４２として遅延検出回路１４３に時分割的に供給される。
【００４９】
遅延検出回路１４３においては、遅延信号生成回路１４２で発生された第１遅延情報および第２遅延情報を含む各遅延信号Ｓ１４２の遅延量が、パルス発生回路１４１のよる遅延検出パルスＳ１４１ｂを用いて検出され、検出結果が検出信号Ｓ１４３として制御回路１４４に出力される。
制御回路１４４では、遅延検出回路１４３に含まれる第１構成情報ＣＮＦＧ１に基づく遅延素子列を伝播した場合の第１遅延情報と、第２構成情報ＣＮＦＧ２に基づく遅延素子列を伝播した場合の第２遅延情報とが比較されて、遅延値ＤＬＶがより大きい結果を最終遅延情報と判断しされる。そして、判断結果に基づいて電源電圧を現電圧値から高くするように、あるいは低くするように変更指示のための制御信号Ｓ１４が電源電圧供給回路１３に出力される。
【００５０】
以上の遅延信号生成回路の構成情報を時分割で切り替えた場合の動作を図５を参照してさらに具体的に説明する。
【００５１】
図５に示すように、時刻Ｔ０において、制御回路１４４はセレクタ１４６に選択信号Ｓ１４４により第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１を遅延信号生成回路１４２に供給させる。
そして、第１遅延素子列を伝播した遅延信号Ｓ１４２の遅延検出パルスＳ１４１ｂに対する遅延量（時間）を含む第１遅延情報が検出信号Ｓ１４３として制御回路１４４に供給される。
この第１構成情報ＣＮＦＧ１による第１遅延情報を制御回路１４４が取得した時点（時刻Ｔ１）で、制御回路１４４からは、遅延生成回路１４２に送る構成情報を第２レジスタＲＥＧｂの第２構成情報ＣＮＦＧ２に切り替えるように選択信号Ｓ１４４が出力される。
【００５２】
そして、第２遅延素子列を伝播した遅延信号Ｓ１４２の遅延検出パルスＳ１４１ｂに対する遅延量（時間）を含む第２遅延情報が検出信号Ｓ１４３として制御回路１４４に供給される。
この第２構成情報ＣＮＦＧ２による第２遅延情報を制御回路１４４が取得すると（時刻Ｔ２）、第１構成情報ＣＮＦＧ１および第２構成情報ＣＮＦＧ２それぞれの結果が制御回路１４４において比較される。
比較の結果、より遅延の大きい結果が最終遅延情報と判断され、電源電圧変更の指示である制御信号Ｓ１４が電源電圧供給回路１３に出力される。
これと並行して、制御回路１４４はセレクタ１４６に選択信号Ｓ１４４により再び第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１を遅延信号生成回路１４２に供給させる。
以降、同じ処理を繰り返す。
その結果として、図４の特性Ａと特性Ｂのより遅延の大きい特性が最終特性として得られ、図４中に符号Ｃで示す特性を実現することができる。
【００５３】
以上説明したように、本第１の実施形態によれば、供給された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成を切り替え、パルスＳ１４１を切り替えた遅延素子列を伝播させて遅延信号Ｓ１４２を生成する遅延信号発生回路１４２と、遅延信号生成回路１４２の第１構成情報ＣＮＦＧ１が設定される第１レジスタＲＥＧａと、遅延信号生成回路１４２の第２構成情報ＣＮＦＧ２が設定される第２レジスタＲＥＧｂを有するレジスタ群１４５と、選択信号Ｓ１４４の指示に従って、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１と第２レジスタＲＥＧｂに設定されている第２構成情報ＣＮＦＧ２を、時分割的に選択して遅延信号生成回路１４２に出力するセレクタ１４６と、遅延信号Ｓ１４２の遅延量を検出する遅延検出回路１４３と、遅延検出回路１４３による遅延情報に基づいて、遅延信号Ｓ１４２の遅延値がクロックＣＫの１サイクルに収まり、かつ、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングと遅延信号Ｓ１４２の立ち上がりのタイミングが一致するように、制御信号Ｓ１４を生成して電源電圧供給回路１３を制御し、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１および第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２を時分割的に選択して遅延信号生成回路１４２に出力するように選択信号Ｓ１４４をセレクタ１４６に出力する制御回路１４４を設けたので、以下の効果を得ることができる。
【００５４】
すなわち、本発明は、レジスタ群に格納された遅延生成回路の構成情報を時分割で切り替えることで、複数の遅延生成回路により生成される複合遅延特性と等価な特性を得るもので、複数の特性を複合するために遅延信号生成回路を複数備える必要が無く、回路規模の増大を抑えることが可能となる。
【００５５】
なお、本実施形態では２組の構成情報を時分割で切り替える例を示したが、３組以上の構成に対しても同様に適用することができる。
【００５６】
第２実施形態
図６は、本発明に係る半導体装置の第２の実施形態を示すブロック図である。
【００５７】
本第２の実施形態が上述した第１の実施形態と異なる点は、ターゲット回路１１Ａが複数の異なる周波数で動作する回路ブロックを有することにある。
【００５８】
たとえば、ターゲット回路１１Ａは、ＣＰＵとＤＳＰを搭載したＬＳＩで、ＣＰＵはクロック周波数ｆ１で動作し、ＤＳＰがクロック周波数ｆ２で動作する場合、動作電圧や温度などの条件によりどちらの周波数ドメインの回路がクリティカルパスになるか分からない。
したがって、遅延モニタ回路１４Ａはクロック周波数ｆ１およびクロック周波数ｆ２それぞれで動作する回路の遅延をモニタする必要が生じる。
【００５９】
本第２の実施形態に係るクロック発生回路１２Ａは、周波数ｆ１のクロックＣＫ１と周波数ｆ２のクロックＣＫ２を生成し、ターゲット回路１１Ａおよびモニタ回路１４Ａに供給する。
【００６０】
また、モニタ回路１４Ａは、さらにセレクタ１４７を有し、セレクタ１４７は、制御回路１４４Ａによる選択信号Ｓ１４４ｂの指示に従って、クロック発生回路１４１に入力させる。
【００６１】
本第２の実施形態においては、制御回路１４４Ａとセレクタ１４６Ａにより第１の切替手段が構成され、制御回路１４４Ａとセレクタ１４７により第２の切替手段が構成される。
【００６２】
レジスタ群１４５Ａは、クロックＣＫ１およびＣＫ２の２つの周波数ドメインに対応した遅延信号生成回路１４２の第１〜第４構成情報ＣＮＦＧ１１〜ＣＮＦＧ１４を格納する第１〜第４レジスタＲＥＧａ，ＲＥＧｂ，ＲＥＧｃ，ＲＥＧｄを有する。
ここで第１および第２レジスタＲＥＧａ，ＲＥＧｂはクロックＣＫ１の周波数ドメインに対応する第１および第２構成情報ＣＮＦＧ１１，ＣＮＦＧ１２を格納し、第３および第４レジスタＲＥＧｃ，ＲＥＧｄはクロックＣＫ２の周波数ドメインに対応する第３および第４構成情報ＣＮＦＧ１３，ＣＮＦＧ１４を格納する。
【００６３】
以下に、本第２の実施形態に係る制御回路１４４Ａの機能を中心に、複数のクロック周波数ドメインを有する場合の時分割動作を、図７および図８に関連付けて説明する。
まず、図７に関連付けて説明する。
図７は、１つの周波数ドメインに対して１つの構成情報で動作する例である。
【００６４】
この場合は、制御回路１４４Ａは、たとえば第１構成情報ＣＮＦＧ１１に基づく遅延素子列を伝播した場合の第１遅延情報と、第３構成情報ＣＮＦＧ１３に基づく遅延素子列を伝播した場合の第３遅延情報とを比較して、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
以下、さらに詳細に説明する。
【００６５】
時刻Ｔ０において制御回路１４４Ａから、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ１に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第１構成情報ＣＮＦＧ１１に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第１構成情報ＣＮＦＧ１１に基づく遅延素子列を伝播した場合の第１遅延情報が制御回路１４４Ａに供給される。
【００６６】
そして、第１構成情報ＣＮＦＧ１１による第１遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ１）で、クロック周波数ドメインＣＦＤ１の遅延情報が確定する。
制御回路１４４Ａでは、時刻Ｔ０で既に得られているクロック周波数ドメインＣＦＤ２の第３遅延情報と時刻Ｔ１で得られたクロック周波数ドメインＣＦＤ１の第１遅延情報が比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００６７】
また、時刻Ｔ１において制御回路１４４Ａにおいては、第３レジスタＲＥＧｃの第３構成情報ＣＮＦＧ１３を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ２を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ２に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第３構成情報ＣＮＦＧ１３に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第３構成情報ＣＮＦＧ１３に基づく遅延素子列を伝播した場合の第３遅延情報が制御回路１４４Ａに供給される。
【００６８】
そして、第３構成情報ＣＮＦＧ１３による第３遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ２）で、クロック周波数ドメインＣＦＤ２の遅延情報が確定する。
制御回路１４４Ａでは、時刻Ｔ１で既に得られているクロック周波数ドメインＣＦＤ１の遅延情報と時刻Ｔ２で得られたクロック周波数ドメインＣＦＤ２の遅延情報が比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００６９】
また、時刻Ｔ２において制御回路１４４Ａにおいては、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
以降、同じ処理が繰り返される。
【００７０】
以上の処理により、複数のクロック周波数ドメインのうちクロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて電源電圧の制御を行うことが可能となる。
【００７１】
なお、図７の例では、２種類のクロック周波数ドメインの構成情報を時分割で切り替える例を示したが、３種類以上のクロック周波数ドメインを持つ場合に対しても同様に適用することができる。
【００７２】
次に、図８に関連付けて、各周波数ドメインに対して複数の構成情報で動作する例を説明する。
【００７３】
時刻Ｔ０において制御回路１４４Ａから、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ１に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第１構成情報ＣＮＦＧ１１に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第１構成情報ＣＮＦＧ１１に基づく遅延素子列を伝播した場合の第１遅延情報が制御回路１４４Ａに供給される。
【００７４】
この第１構成情報ＣＮＦＧ１１による第１遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ１）で、制御回路１４４Ａから、第２レジスタＲＥＧｂの第２構成情報ＣＮＦＧ１２を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
遅延信号生成回路１４２で、第２構成情報ＣＮＦＧ１２に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第２構成情報ＣＮＦＧ１２に基づく遅延素子列を伝播した場合の第２遅延情報が制御回路１４４Ａに供給される。
【００７５】
この第２構成情報ＣＮＦＧ１２による第２遅延情報を制御回路１４４Ａが取得すると（時刻Ｔ２）、第１構成情報ＣＮＦＧ１１および第２構成情報ＣＮＦＧ１２それぞれの結果が制御回路１４４Ａで比較され、より遅延の大きい結果がクロック周波数ドメインＣＦＤ１の遅延情報として選択される。
制御回路１４４Ａにおいては、時刻Ｔ０で既に得られているクロックド周波数ドメインＣＦＤ２の遅延情報と、時刻Ｔ２で得られたクロック周波数ドメインＣＤＦ１の遅延情報とが比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００７６】
また、時刻Ｔ２において制御回路１４４Ａにおいては、第３レジスタＲＥＧｃの第３構成情報ＣＮＦＧ１３を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ２を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ２に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第３構成情報ＣＮＦＧ１３に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第３構成情報ＣＮＦＧ１３に基づく遅延素子列を伝播した場合の第３遅延情報が制御回路１４４Ａに供給される。
【００７７】
この第３構成情報ＣＮＦＧ１３による第３遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ３）で、制御回路１４４Ａから、第４レジスタＲＥＧｄの第４構成情報ＣＮＦＧ１４を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
遅延信号生成回路１４２で、第４構成情報ＣＮＦＧ１４に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第４構成情報ＣＮＦＧ１４に基づく遅延素子列を伝播した場合の第４遅延情報が制御回路１４４Ａに供給される。
【００７８】
この第４構成情報ＣＮＦＧ１４による第４遅延情報を制御回路１４４Ａが取得すると（時刻Ｔ４）、第３構成情報ＣＮＦＧ１３および第４構成情報ＣＮＦＧ１４それぞれの結果が制御回路１４４Ａで比較されて、より遅延の大きい結果がクロック周波数ドメインＣＦＤ２の遅延情報として選択される。
制御回路１４４Ａにおいて、時刻Ｔ２で既に得られているクロック周波数ドメインＣＦＤ１の遅延情報と時刻Ｔ４で得られたクロック周波数ドメインＣＦＤＦ２の遅延情報が比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００７９】
また、時刻Ｔ４において制御回路１４４Ａにおいては、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
以降、同じ処理が繰り返される。
【００８０】
以上の処理により、複数のクロック周波数ドメインを持ち、かつ各クロック周波数ドメインに対応する遅延生成回路の構成情報が複数ある場合においても、クロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて電源電圧の制御を行なうことが可能となる。
【００８１】
なお、図８の例では、２種類のクロック周波数ドメインおよび１つのクロック周波数ドメインに対して２組の構成情報を時分割で切り替える例を示したが、３種類以上のクロック周波数ドメインおよび１つのクロック周波数ドメインに対して３組以上の構成情報を持つ場合に対しても同様に適用することができる。
【００８２】
【発明の効果】
以上説明したように、本発明によれば、複数の遅延特性を複合するために、遅延信号生成回路を複数備える必要が無くなるために、回路規模の増大を抑えることが可能となる。
さらに遅延をモニタするために必要な回路規模を削減できるために、消費電力の低減が可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施形態を示す要部ブロック図である。
【図２】遅延信号生成回路の実施形態を示す図である。
【図３】遅延検出の動作を示すタイミングチャート図である。
【図４】異なる遅延特性を持ったクリティカルパスの入れ替わりを示す概念図である。
【図５】第１の実施形態における時分割動作（２つの構成情報に対する時分割）を示す図である。
【図６】本発明に係る半導体装置の第２の実施形態を示す要部ブロック図である。
【図７】第２の実施形態における時分割動作（２つのクロック周波数ドメインに対するの時分割）を示す図である。
【図８】第２の実施形態における時分割動作（２つのクロック周波数ドメインおよび２つの構成情報に対するの時分割）を示す図である。
【符号の説明】
１０，１０Ａ…半導体装置、１１，１１Ａ…ターゲット回路（ＴＧＴ）、１２，１２Ａ……クロック発生回路（ＣＫＧＥＮ）、１３…電源電圧供給回路（ＰＷＲＳＰＬＹ）、１４，１４Ａ…遅延モニタ回路（ＤＬＭＮＴ）、１４１…パルス発生回路（ＰＬＧＥＮ）、１４２…遅延信号生成回路（ＤＬＧＥＮ）、１４２１…ゲート素子列、１４２１１−１〜１４２１１−ｎ…ゲート素子、１４２１２…セレクタ、１４２２…配線遅延列、１４２２１−１〜１４２２１−ｎ…配線遅延素子、１４２２２…セレクタ、１４３…遅延検出回路（ＤＬＤＥＴ）、１４４，１４４Ａ…制御回路（ＣＴＬ）、１４５，１４５Ａ…レジスタ群、１４６，１４６Ａ，１４７…セレクタ。
【発明の属する技術分野】
本発明は、ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路を有する半導体装置に係り、特に、ターゲット回路であるＬＳＩに供給する電源電圧を適応的に制御して低消費電力化を図る技術に関するものである。
【０００２】
【従来の技術】
近年、半導体回路では、低電力化のために、電源電圧を下げる方法が一般的に取られている。これは半導体回路（ＬＳＩ）の消費電力のＡＣ成分が電源電圧の２乗に比例するためで、ＬＳＩの低消費電力化には電源電圧の低減が最も効果的であるからである。
【０００３】
このような観点から、近年、ＬＳＩの動作周波数やプロセスのばらつき、温度変化に対して、電源電圧を動的に制御し、ＬＳＩが動作可能な最低電圧を適応的に供給する方法が報告されている。
【０００４】
このような適応的電源電圧制御を実現する例として、ＬＳＩのクリティカルパス相当の遅延を生成する遅延回路を搭載し、電源電圧制御の対象となるターゲット回路の動作クロック周波数と、この遅延回路の遅延値を比較して、遅延回路の遅延値が動作クロックサイクル以内に収まるように電源電圧を制御している（たとえば、特許文献１、特許文献２、特許文献３参照）。
【０００５】
また、ＬＳＩのクリティカルパスは動作電圧やプロセス変動によって入れ替わる場合がある。
このようなクリティカルパスの入れ替わりに対応するために、複数の遅延回路を搭載し、全ての遅延回路の遅延値のうち最も遅延の大きいものを選択して電源電圧を制御する方法も提案されている。
【０００６】
【特許文献１】
特開２０００−２１６３３８号公報
【特許文献２】
特開２０００−２９５０８４号公報
【特許文献３】
特開２００２−１００９６７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、パスの入れ替わりに対応するために多くの遅延回路を搭載することは回路規模の増加を招き、遅延回路による遅延モニタ精度と回路規模のトレードオフを考慮する必要が生じる。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路規模の増加を最小限に抑え、フレキシブルに効率良く遅延モニタ回路を構成可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ回路を有する半導体装置であって、上記遅延モニタ回路は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される構成情報に応じた遅延素子列を形成する複数の遅延素子を有する遅延手段と、上記遅延素子列を形成するための複数の構成情報が設定される複数のレジスタと、上記複数のレジスタの構成情報を選択的に切り替えて上記遅延手段に供給する切替手段とを有する。
【００１０】
好適には、上記切替手段は、複数のレジスタに設定された遅延素子列の構成情報を時分割で切り替えて上記遅延手段に供給する。
【００１１】
また、好適には、上記遅延モニタ回路は、時分割で形成される遅延素子列が生成する遅延情報に基づき、上記ターゲット回路に供給する電源電圧を制御する制御手段を有する。
【００１２】
また、上記制御回路は、上記遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報を比較し、遅延値がより大きい遅延情報を最終遅延情報として判断し、当該最終遅延情報に基づいて上記電源電圧を制御する。
【００１３】
本発明の第２の観点は、異なるクロック周波数で動作する複数の回路を含むターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ回路を有する半導体装置であって、上記遅延モニタ回路は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される構成情報に応じた遅延素子列を形成する複数の遅延素子を有する遅延手段と、上記複数の異なる周波数に対応した上記遅延素子列を形成するための複数の構成情報が設定される複数のレジスタと、上記複数のレジスタの構成情報を選択的に切り替えて上記遅延手段に供給する第１の切替手段と、上記複数のクロックを選択的に切り替えて上記遅延手段に供給する第２の切替手段とを有する。
【００１４】
好適には、上記第１の切替手段は、複数のレジスタに設定された遅延素子列の構成情報を時分割で切り替えて上記遅延手段に供給し、上記第２の切替手段は、上記複数のクロックを時分割で切り替えて上記遅延手段に供給する。
【００１５】
また、好適には、上記遅延モニタ回路は、時分割で形成される遅延素子列が生成する遅延情報に基づき、上記ターゲット回路に供給する電源電圧を制御する制御手段を有する。
【００１６】
また、上記制御回路は、上記遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報を比較し、複数のクロック周波数ドメインのうちクロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて上記電源電圧を制御する。
【００１７】
また、上記複数のレジスタには、各クロック周波数ドメインに対応する構成情報が複数設定される。
【００１８】
本発明によれば、たとえば切替手段により、複数のレジスタに設定されている複数の構成情報が時分割的に切り替えれて遅延手段に供給される。
遅延手段では、供給される構成情報に基づいた遅延素子列が時分割的に構成される。そして、異なる構成情報に基づく遅延素子列を所定のクロックが伝播され、異なる構成情報に基づく遅延情報が制御回路に供給される。
制御回路においては、遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報が比較され、遅延値がより大きい遅延情報が最終遅延情報として判断され、この最終遅延情報に基づいてターゲット回路に供給する電源電圧値が制御される。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００２０】
第１実施形態
図１は、本発明に係る半導体装置の第１の実施形態を示すブロック図である。
【００２１】
本半導体装置１０は、図１に示すように、ターゲット回路（ＴＧＴ）１１、クロック発生回路（ＣＫＧＥＮ）１２、電源電圧供給回路（ＰＷＲＳＰＬＹ）１３、および遅延モニタ回路（ＤＬＭＮＴ）１４により構成されている。
【００２２】
ターゲット回路１１は、電源電圧供給回路１３により電源電圧ＶＤＤが供給され、クロック発生回路１２によるクロックＣＫに同期して動作する、たとえばＤＳＰあるいはＣＰＵ、その他の論理回路を含む半導体回路（ＬＳＩ）により構成される。
【００２３】
クロック発生回路１２は、所定周波数のクロックＣＫを生成し、ターゲット回路１１、および遅延モニタ回路１４に供給する。
【００２４】
電源電圧供給回路１３は、遅延モニタ回路１４による制御信号Ｓ１４を受けて、制御信号が指示するように電源電圧ＶＤＤを調整して、ターゲット回路１１および遅延モニタ回路１４に供給する。
【００２５】
遅延モニタ回路１４は、ターゲット回路１１のクリティカルパス遅延特性を把握するための回路であって、パルス発生回路（ＰＬＧＥＮ）１４１、遅延手段としての遅延信号生成回路（ＤＬＧＥＮ）１４２、遅延検出回路（ＤＬＤＥＴ）５、制御回路（ＣＴＬ）１４４、レジスタ（ＲＥＧ）群１４５、およびセレクタ１４６を有している。
これらの構成要素のうち、制御回路１４４とセレクタ１４６により切替手段が構成される。
【００２６】
パルス発生回路１４１は、クロック発生回路１２から供給されるクロックＣＫを基に、クロックＣＫの１サイクルに等しいパルスＳ１４１ａおよび遅延検出パルスＳ１４１ｂを生成し、パルスＳ１４１ａ遅延信号生成回路１４２に出力し、遅延検出パルスＳ１４１ｂを遅延検出回路１４３に供給する。
【００２７】
遅延信号生成回路１４２は、ターゲット回路１１内部の信号伝播遅延の要因となる遅延成分を有する複数の遅延素子を有し、電源電圧供給回路１３により電源電圧ＶＤＤが供給される。
遅延信号生成回路１４２は、レジスタ群１４５の複数のレジスタに設定された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２のうち、セレクタ１４６で選択され、信号Ｓ１４６として供給された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成を切り替え、切り替えた遅延素子列に、パルス発生回路１４１によるパルスＳ１４１ａを伝播させ、伝播後のパルスを遅延信号Ｓ１４２として遅延検出回路１４３に出力する。
【００２８】
図２は、本実施形態に係る遅延信号生成回路の具体的な構成例を示す回路図である。
【００２９】
この遅延信号生成回路１４２は、図２に示すように、構成を調整可能（切り替え可能）なゲート素子列１４２１と配線遅延列１４２２を縦続して構成されている。
【００３０】
ゲート素子列１４２１は、パルスＳ１４１の入力に対して直列に接続された複数のゲート素子１４２１１−１，１４２１１−２，１４２１１−３，…，１４２１１−ｎとセレクタ１４２１２を有する。
セレクタ１４２１２には、各ゲート素子１４２１１−１〜１４２１１−ｎの各出力端子が接続されており、セレクタ１４６による信号Ｓ１４６に基づいて、ゲート素子の１４２１１−１〜１４２１１−ｎの出力のいずれか、または、入力パルスＳ１４１ａを選択して、次段の配線遅延列１４２２に出力する。
【００３１】
配線遅延列１４２２は、ゲート素子列のセレクタ１４２１２の出力に対して縦続接続された複数の配線（たとえばＲＣ）遅延素子１４２２１−１，１４２２１−２，１４２２１−３，…，１４２２１−ｎとセレクタ１４２２２を有する。
セレクタ１４２２２には、各配線遅延素子１４２２１−１〜１４２２１−ｎの各出力端子が接続されており、セレクタ１４６による信号Ｓ１４６に基づいて、配線遅延素子の１４２２１−１〜１４２２１−ｎの出力のいずれか、または、全段のゲート素子列１４２１の出力パルスを選択して、信号Ｓ１４２として遅延検出回路１４３に出力する。
【００３２】
このように、遅延信号生成回路１４２は、レジスタ群１４５に設定された構成情報を示す信号Ｓ１４６に従って素子列の段数を切り替えることができ、遅延信号生成回路１４２の特性をターゲット回路１１のクリティカルパスの特性と同じ特性に調整することが可能である。
【００３３】
ここで、遅延信号生成回路１４２を構成する遅延素子としてバッファと配線を例にあげたが、これに限定するものではなく、その他ＬＳＩ内部の信号遅延の要因となる遅延素子を加えても良い。
【００３４】
遅延検出回路１４３は、遅延信号生成回路１４２で発生した遅延を含む遅延信号Ｓ１４２の遅延量を、パルス発生回路１４１のよる遅延検出パルスＳ１４１ｂを用いて検出し、検出信号Ｓ１４３を制御回路１４４に出力する。
【００３５】
図３（Ａ）〜（Ｅ）は、遅延検出回路１４３の遅延検出動作を説明するためのタイミングチャートである。
図３（Ａ）はクロック発生回路１２が発生するクロックＣＫ、図３（Ｂ）はパルス発生回路１４１が発生する伝播用パルスＳ１４１ａ、図３（Ｃ）および（Ｄ）は遅延信号発生回路１４２が発生する遅延信号Ｓ１４２、および図３（Ｅ）はパルス発生回路１４１が発生する遅延検出パルスＳ１４１ｂをそれぞれ示している。
【００３６】
遅延検出回路１４３は、たとえば図３（Ｃ），（Ｅ）に示すように、遅延信号Ｓ１４２が遅延検出パルスＳ１４１ｂより先に入力された場合には、遅延信号Ｓ１４２が立ち上がってから遅延検出パルスＳ１４１ｂが立ち上がるまでの時間を遅延量として検出し、検出信号Ｓ１４３を制御回路１４４に出力する。
また、遅延検出回路１４３は、たとえば図３（Ｄ），（Ｅ）に示すように、遅延信号Ｓ１４２が遅延検出パルスＳ１４１ｂより後に入力された場合には、遅延検出パルスＳ１４１ｂが立ち上がってから遅延信号Ｓ１４２が立ち上がるまでの時間を遅延量として検出し、検出信号Ｓ１４３を制御回路１４４に出力する。
【００３７】
遅延検出回路１４３による検出信号Ｓ１４３には、遅延信号生成回路１４２において、レジスタ群１４５の第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１に基づく遅延素子列を伝播した場合の第１遅延情報と、遅延信号生成回路１４２において、レジスタ群１４５の第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２に基づく遅延素子列を伝播した場合の第２遅延情報とが含まれる。
また、第１遅延情報および第２遅延情報は、後述するように、時分割的に交互に供給される。
【００３８】
制御回路１４４は、遅延検出回路１４３による検出信号Ｓ１４３の遅延情報に基づいて、遅延信号生成回路１４２の出力信号Ｓ１４２の遅延値がクロックＣＫの１サイクルに収まり、かつ、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングと遅延信号Ｓ１４２の立ち上がりのタイミングが一致するように、制御信号Ｓ１４を生成して電源電圧供給回路１３を制御する。
【００３９】
本実施形態では、遅延信号生成回路１４２の遅延信号Ｓ１４２の遅延値がクロックＣＫの１サイクルに収まるように、かつ、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングと遅延信号Ｓ１４２の立ち上がりのタイミングが一致するように、制御回路１４４により電源電圧ＶＤＤが制御される。
したがって、制御回路１４４は、図３（Ｃ）に示すように、遅延値ＤＬＶがクロックＣＫの１サイクルに収まっている場合であって、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングより遅延信号Ｓ１４２の立ち上がりのタイミングが速い場合には、電源電圧値を現電圧値より低くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
一方、制御回路１４４は、図３（Ｄ）に示すように、遅延値ＤＬＶがクロックＣＫの１サイクルに収まっていない場合であって、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングより遅延信号Ｓ１４２の立ち上がりのタイミングが遅い場合には、電源電圧値を現電圧値より高くするように、電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
【００４０】
本実施形態に係る制御回路１４４は、遅延検出回路１４３に含まれる第１構成情報ＣＮＦＧ１に基づく遅延素子列を伝播した場合の第１遅延情報と、第２構成情報ＣＮＦＧ２に基づく遅延素子列を伝播した場合の第２遅延情報とを比較して、遅延値ＤＬＶがより大きい結果を最終遅延情報と判断して電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
【００４１】
具体的には、制御回路１４４は、第１および第２遅延情報の遅延値が図３（Ｃ）に示すように、クロックＣＫの１サイクルに収まっている場合には、遅延値ＤＬＶがより大きい結果、すなわち、位相差ずれの小さい方の結果を最終遅延情報と判断して電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
制御回路１４４は、第１遅延情報の遅延値が図３（Ｃ）に示すように、クロックＣＫの１サイクルに収まっており、第２遅延情報の遅延値が図３（Ｄ）に示すように、クロックＣＫの１サイクルに収まっていない場合には、この第２遅延情報の遅延値に基づいて、現電圧値より高くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
同様に、制御回路１４４は、第２遅延情報の遅延値が図３（Ｃ）に示すように、クロックＣＫの１サイクルに収まっており、第１遅延情報の遅延値が図３（Ｄ）に示すように、クロックＣＫの１サイクルに収まっていない場合には、この第１遅延情報の遅延値に基づいて、現電圧値より高くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
そして、制御回路１４４は、第１および第２遅延情報の遅延値が図３（Ｄ）に示すように、クロックＣＫの１サイクルに収まっていない場合には、第１遅延情報の遅延値と第２遅延情報の遅延値のうち、より大きい結果を最終遅延情報と判断して、現電圧値より高くするように電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
【００４２】
また、制御回路１４４は、セレクタ１４６に対して、レジスタ群１４５の第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１およびレジスタ群１４５の第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２を時分割的に選択して遅延信号生成回路１４２に出力するように制御する選択信号Ｓ１４４を出力する。
【００４３】
レジスタ群１４５は、遅延信号生成回路１４２の第１構成情報ＣＮＦＧ１が設定される第１レジスタＲＥＧａと、遅延信号生成回路１４２の第２構成情報ＣＮＦＧ２が設定される第２レジスタＲＥＧｂを有し、設定された第１構成情報ＣＮＦＧ１および第２構成情報ＣＮＦＧ２をセレクタ１４６に出力する。
【００４４】
セレクタ１４６は、制御回路１４４の選択信号Ｓ１４４の指示に従って、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１と第２レジスタＲＥＧｂに設定されている第２構成情報ＣＮＦＧ２を、所定時間毎に切り替えて選択して、すなわち時分割的に選択して遅延信号生成回路１４２に出力する。
【００４５】
次に、上記構成による動作を、図４および図５に関連付けて説明する。
図４は、異なる遅延特性を持ったクリティカルパスの入れ替わりを示す概念図である。図４において、横軸が電源電圧ＶＤＤを、縦軸が遅延時間ＴＤＬＹをそれぞれ示している。
図５は、第１の実施形態における時分割動作（２つの構成情報に対する時分割）を説明するための図である。
【００４６】
レジスタ群の第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１が設定され、第レジスタＲＥＧｂに第２構成情報ＣＮＦＧ２が設定され、それぞれセレクタ１４６に供給される。
セレクタ１４６においては、制御回路１４４の制御信号Ｓ１４４の指示に従って、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１と第２レジスタＲＥＧｂに設定されている第２構成情報ＣＮＦＧ２が、所定時間毎に時分割的に選択されて遅延信号生成回路１４２に出力される。
【００４７】
遅延信号生成回路１４２においては、電源電圧供給回路１３により電源電圧ＶＤＤが供給されており、レジスタ群１４５の複数のレジスタに設定された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２のうち、セレクタ１４６で選択され、信号Ｓ１４６として供給された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成が切り替られる。
そして、遅延信号生成回路１４２においては、パルス発生回路１４１で発生されたパルスＳ１４１ａが信号Ｓ１４６に基づいて構成された遅延素子列を伝播される。遅延素子列を伝播後のパルスが遅延信号Ｓ１４２として遅延検出回路１４３に出力される。
遅延信号生成回路１４２からは、第１構成情報ＣＮＦＧ１に基づく第１遅延素子列の第１遅延情報を含む第１遅延信号１４２と、第２構成情報ＣＮＦＧ２に基づく第２遅延素子列の第２遅延情報を含む第２遅延信号Ｓ１４２が時分割的に交互に出力される。
【００４８】
たとえば、第１レジスタＲＥＧ１に設定された第１構成情報ＣＮＦＧ１に基づく遅延特性は、図４中符号Ａで示す特性を持ち、第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２に基づく遅延特性は図中符号Ｂで示す特性を持ち、この遅延特性に応じた第１および第２遅延情報が遅延信号Ｓ１４２として遅延検出回路１４３に時分割的に供給される。
【００４９】
遅延検出回路１４３においては、遅延信号生成回路１４２で発生された第１遅延情報および第２遅延情報を含む各遅延信号Ｓ１４２の遅延量が、パルス発生回路１４１のよる遅延検出パルスＳ１４１ｂを用いて検出され、検出結果が検出信号Ｓ１４３として制御回路１４４に出力される。
制御回路１４４では、遅延検出回路１４３に含まれる第１構成情報ＣＮＦＧ１に基づく遅延素子列を伝播した場合の第１遅延情報と、第２構成情報ＣＮＦＧ２に基づく遅延素子列を伝播した場合の第２遅延情報とが比較されて、遅延値ＤＬＶがより大きい結果を最終遅延情報と判断しされる。そして、判断結果に基づいて電源電圧を現電圧値から高くするように、あるいは低くするように変更指示のための制御信号Ｓ１４が電源電圧供給回路１３に出力される。
【００５０】
以上の遅延信号生成回路の構成情報を時分割で切り替えた場合の動作を図５を参照してさらに具体的に説明する。
【００５１】
図５に示すように、時刻Ｔ０において、制御回路１４４はセレクタ１４６に選択信号Ｓ１４４により第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１を遅延信号生成回路１４２に供給させる。
そして、第１遅延素子列を伝播した遅延信号Ｓ１４２の遅延検出パルスＳ１４１ｂに対する遅延量（時間）を含む第１遅延情報が検出信号Ｓ１４３として制御回路１４４に供給される。
この第１構成情報ＣＮＦＧ１による第１遅延情報を制御回路１４４が取得した時点（時刻Ｔ１）で、制御回路１４４からは、遅延生成回路１４２に送る構成情報を第２レジスタＲＥＧｂの第２構成情報ＣＮＦＧ２に切り替えるように選択信号Ｓ１４４が出力される。
【００５２】
そして、第２遅延素子列を伝播した遅延信号Ｓ１４２の遅延検出パルスＳ１４１ｂに対する遅延量（時間）を含む第２遅延情報が検出信号Ｓ１４３として制御回路１４４に供給される。
この第２構成情報ＣＮＦＧ２による第２遅延情報を制御回路１４４が取得すると（時刻Ｔ２）、第１構成情報ＣＮＦＧ１および第２構成情報ＣＮＦＧ２それぞれの結果が制御回路１４４において比較される。
比較の結果、より遅延の大きい結果が最終遅延情報と判断され、電源電圧変更の指示である制御信号Ｓ１４が電源電圧供給回路１３に出力される。
これと並行して、制御回路１４４はセレクタ１４６に選択信号Ｓ１４４により再び第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１を遅延信号生成回路１４２に供給させる。
以降、同じ処理を繰り返す。
その結果として、図４の特性Ａと特性Ｂのより遅延の大きい特性が最終特性として得られ、図４中に符号Ｃで示す特性を実現することができる。
【００５３】
以上説明したように、本第１の実施形態によれば、供給された第１構成情報ＣＮＦＧ１または第２構成情報ＣＮＦＧ２に基づいて遅延素子列の構成を切り替え、パルスＳ１４１を切り替えた遅延素子列を伝播させて遅延信号Ｓ１４２を生成する遅延信号発生回路１４２と、遅延信号生成回路１４２の第１構成情報ＣＮＦＧ１が設定される第１レジスタＲＥＧａと、遅延信号生成回路１４２の第２構成情報ＣＮＦＧ２が設定される第２レジスタＲＥＧｂを有するレジスタ群１４５と、選択信号Ｓ１４４の指示に従って、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１と第２レジスタＲＥＧｂに設定されている第２構成情報ＣＮＦＧ２を、時分割的に選択して遅延信号生成回路１４２に出力するセレクタ１４６と、遅延信号Ｓ１４２の遅延量を検出する遅延検出回路１４３と、遅延検出回路１４３による遅延情報に基づいて、遅延信号Ｓ１４２の遅延値がクロックＣＫの１サイクルに収まり、かつ、遅延検出パルスＳ１４１ｂの立ち上がりのタイミングと遅延信号Ｓ１４２の立ち上がりのタイミングが一致するように、制御信号Ｓ１４を生成して電源電圧供給回路１３を制御し、第１レジスタＲＥＧａに設定された第１構成情報ＣＮＦＧ１および第２レジスタＲＥＧｂに設定された第２構成情報ＣＮＦＧ２を時分割的に選択して遅延信号生成回路１４２に出力するように選択信号Ｓ１４４をセレクタ１４６に出力する制御回路１４４を設けたので、以下の効果を得ることができる。
【００５４】
すなわち、本発明は、レジスタ群に格納された遅延生成回路の構成情報を時分割で切り替えることで、複数の遅延生成回路により生成される複合遅延特性と等価な特性を得るもので、複数の特性を複合するために遅延信号生成回路を複数備える必要が無く、回路規模の増大を抑えることが可能となる。
【００５５】
なお、本実施形態では２組の構成情報を時分割で切り替える例を示したが、３組以上の構成に対しても同様に適用することができる。
【００５６】
第２実施形態
図６は、本発明に係る半導体装置の第２の実施形態を示すブロック図である。
【００５７】
本第２の実施形態が上述した第１の実施形態と異なる点は、ターゲット回路１１Ａが複数の異なる周波数で動作する回路ブロックを有することにある。
【００５８】
たとえば、ターゲット回路１１Ａは、ＣＰＵとＤＳＰを搭載したＬＳＩで、ＣＰＵはクロック周波数ｆ１で動作し、ＤＳＰがクロック周波数ｆ２で動作する場合、動作電圧や温度などの条件によりどちらの周波数ドメインの回路がクリティカルパスになるか分からない。
したがって、遅延モニタ回路１４Ａはクロック周波数ｆ１およびクロック周波数ｆ２それぞれで動作する回路の遅延をモニタする必要が生じる。
【００５９】
本第２の実施形態に係るクロック発生回路１２Ａは、周波数ｆ１のクロックＣＫ１と周波数ｆ２のクロックＣＫ２を生成し、ターゲット回路１１Ａおよびモニタ回路１４Ａに供給する。
【００６０】
また、モニタ回路１４Ａは、さらにセレクタ１４７を有し、セレクタ１４７は、制御回路１４４Ａによる選択信号Ｓ１４４ｂの指示に従って、クロック発生回路１４１に入力させる。
【００６１】
本第２の実施形態においては、制御回路１４４Ａとセレクタ１４６Ａにより第１の切替手段が構成され、制御回路１４４Ａとセレクタ１４７により第２の切替手段が構成される。
【００６２】
レジスタ群１４５Ａは、クロックＣＫ１およびＣＫ２の２つの周波数ドメインに対応した遅延信号生成回路１４２の第１〜第４構成情報ＣＮＦＧ１１〜ＣＮＦＧ１４を格納する第１〜第４レジスタＲＥＧａ，ＲＥＧｂ，ＲＥＧｃ，ＲＥＧｄを有する。
ここで第１および第２レジスタＲＥＧａ，ＲＥＧｂはクロックＣＫ１の周波数ドメインに対応する第１および第２構成情報ＣＮＦＧ１１，ＣＮＦＧ１２を格納し、第３および第４レジスタＲＥＧｃ，ＲＥＧｄはクロックＣＫ２の周波数ドメインに対応する第３および第４構成情報ＣＮＦＧ１３，ＣＮＦＧ１４を格納する。
【００６３】
以下に、本第２の実施形態に係る制御回路１４４Ａの機能を中心に、複数のクロック周波数ドメインを有する場合の時分割動作を、図７および図８に関連付けて説明する。
まず、図７に関連付けて説明する。
図７は、１つの周波数ドメインに対して１つの構成情報で動作する例である。
【００６４】
この場合は、制御回路１４４Ａは、たとえば第１構成情報ＣＮＦＧ１１に基づく遅延素子列を伝播した場合の第１遅延情報と、第３構成情報ＣＮＦＧ１３に基づく遅延素子列を伝播した場合の第３遅延情報とを比較して、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源電圧変更指示のための制御信号Ｓ１４を電源電圧供給回路１３に出力する。
以下、さらに詳細に説明する。
【００６５】
時刻Ｔ０において制御回路１４４Ａから、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ１に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第１構成情報ＣＮＦＧ１１に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第１構成情報ＣＮＦＧ１１に基づく遅延素子列を伝播した場合の第１遅延情報が制御回路１４４Ａに供給される。
【００６６】
そして、第１構成情報ＣＮＦＧ１１による第１遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ１）で、クロック周波数ドメインＣＦＤ１の遅延情報が確定する。
制御回路１４４Ａでは、時刻Ｔ０で既に得られているクロック周波数ドメインＣＦＤ２の第３遅延情報と時刻Ｔ１で得られたクロック周波数ドメインＣＦＤ１の第１遅延情報が比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００６７】
また、時刻Ｔ１において制御回路１４４Ａにおいては、第３レジスタＲＥＧｃの第３構成情報ＣＮＦＧ１３を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ２を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ２に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第３構成情報ＣＮＦＧ１３に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第３構成情報ＣＮＦＧ１３に基づく遅延素子列を伝播した場合の第３遅延情報が制御回路１４４Ａに供給される。
【００６８】
そして、第３構成情報ＣＮＦＧ１３による第３遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ２）で、クロック周波数ドメインＣＦＤ２の遅延情報が確定する。
制御回路１４４Ａでは、時刻Ｔ１で既に得られているクロック周波数ドメインＣＦＤ１の遅延情報と時刻Ｔ２で得られたクロック周波数ドメインＣＦＤ２の遅延情報が比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００６９】
また、時刻Ｔ２において制御回路１４４Ａにおいては、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
以降、同じ処理が繰り返される。
【００７０】
以上の処理により、複数のクロック周波数ドメインのうちクロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて電源電圧の制御を行うことが可能となる。
【００７１】
なお、図７の例では、２種類のクロック周波数ドメインの構成情報を時分割で切り替える例を示したが、３種類以上のクロック周波数ドメインを持つ場合に対しても同様に適用することができる。
【００７２】
次に、図８に関連付けて、各周波数ドメインに対して複数の構成情報で動作する例を説明する。
【００７３】
時刻Ｔ０において制御回路１４４Ａから、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ１に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第１構成情報ＣＮＦＧ１１に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第１構成情報ＣＮＦＧ１１に基づく遅延素子列を伝播した場合の第１遅延情報が制御回路１４４Ａに供給される。
【００７４】
この第１構成情報ＣＮＦＧ１１による第１遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ１）で、制御回路１４４Ａから、第２レジスタＲＥＧｂの第２構成情報ＣＮＦＧ１２を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
遅延信号生成回路１４２で、第２構成情報ＣＮＦＧ１２に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第２構成情報ＣＮＦＧ１２に基づく遅延素子列を伝播した場合の第２遅延情報が制御回路１４４Ａに供給される。
【００７５】
この第２構成情報ＣＮＦＧ１２による第２遅延情報を制御回路１４４Ａが取得すると（時刻Ｔ２）、第１構成情報ＣＮＦＧ１１および第２構成情報ＣＮＦＧ１２それぞれの結果が制御回路１４４Ａで比較され、より遅延の大きい結果がクロック周波数ドメインＣＦＤ１の遅延情報として選択される。
制御回路１４４Ａにおいては、時刻Ｔ０で既に得られているクロックド周波数ドメインＣＦＤ２の遅延情報と、時刻Ｔ２で得られたクロック周波数ドメインＣＤＦ１の遅延情報とが比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００７６】
また、時刻Ｔ２において制御回路１４４Ａにおいては、第３レジスタＲＥＧｃの第３構成情報ＣＮＦＧ１３を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ２を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
これにより、パルス発生回路１４１では、クロックＣＫ２に基づくパルスＳ１４１ａおよび遅延検出パルスＡ１４１ｂが生成され、遅延信号生成回路１４２および遅延検出回路１４３に出力される。
遅延信号生成回路１４２で、第３構成情報ＣＮＦＧ１３に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第３構成情報ＣＮＦＧ１３に基づく遅延素子列を伝播した場合の第３遅延情報が制御回路１４４Ａに供給される。
【００７７】
この第３構成情報ＣＮＦＧ１３による第３遅延情報を制御回路１４４Ａが取得した時点（時刻Ｔ３）で、制御回路１４４Ａから、第４レジスタＲＥＧｄの第４構成情報ＣＮＦＧ１４を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
遅延信号生成回路１４２で、第４構成情報ＣＮＦＧ１４に基づく遅延素子列が形成され、この遅延素子列をパルスＳ１４１ａが伝播され、遅延信号Ｓ１４２が遅延検出回路１４３に入力される。そして、遅延検出回路１４３から、第４構成情報ＣＮＦＧ１４に基づく遅延素子列を伝播した場合の第４遅延情報が制御回路１４４Ａに供給される。
【００７８】
この第４構成情報ＣＮＦＧ１４による第４遅延情報を制御回路１４４Ａが取得すると（時刻Ｔ４）、第３構成情報ＣＮＦＧ１３および第４構成情報ＣＮＦＧ１４それぞれの結果が制御回路１４４Ａで比較されて、より遅延の大きい結果がクロック周波数ドメインＣＦＤ２の遅延情報として選択される。
制御回路１４４Ａにおいて、時刻Ｔ２で既に得られているクロック周波数ドメインＣＦＤ１の遅延情報と時刻Ｔ４で得られたクロック周波数ドメインＣＦＤＦ２の遅延情報が比較され、クロックサイクルに対する遅延比率のより大きい遅延情報に基づいて電源変更の指示のための制御信号Ｓ１４が電源電圧供給回路１３に出される。
【００７９】
また、時刻Ｔ４において制御回路１４４Ａにおいては、第１レジスタＲＥＧａの第１構成情報ＣＮＦＧ１１を選択して遅延信号生成回路１４２に送るように選択信号Ｓ１４６ａが出力される。
これと並行して、制御回路１４４Ａから、クロックＣＫ１を選択してパルス発生回路１４１に入力するように、選択信号Ｓ１４４ｂがセレクタ１４７に出力される。
以降、同じ処理が繰り返される。
【００８０】
以上の処理により、複数のクロック周波数ドメインを持ち、かつ各クロック周波数ドメインに対応する遅延生成回路の構成情報が複数ある場合においても、クロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて電源電圧の制御を行なうことが可能となる。
【００８１】
なお、図８の例では、２種類のクロック周波数ドメインおよび１つのクロック周波数ドメインに対して２組の構成情報を時分割で切り替える例を示したが、３種類以上のクロック周波数ドメインおよび１つのクロック周波数ドメインに対して３組以上の構成情報を持つ場合に対しても同様に適用することができる。
【００８２】
【発明の効果】
以上説明したように、本発明によれば、複数の遅延特性を複合するために、遅延信号生成回路を複数備える必要が無くなるために、回路規模の増大を抑えることが可能となる。
さらに遅延をモニタするために必要な回路規模を削減できるために、消費電力の低減が可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施形態を示す要部ブロック図である。
【図２】遅延信号生成回路の実施形態を示す図である。
【図３】遅延検出の動作を示すタイミングチャート図である。
【図４】異なる遅延特性を持ったクリティカルパスの入れ替わりを示す概念図である。
【図５】第１の実施形態における時分割動作（２つの構成情報に対する時分割）を示す図である。
【図６】本発明に係る半導体装置の第２の実施形態を示す要部ブロック図である。
【図７】第２の実施形態における時分割動作（２つのクロック周波数ドメインに対するの時分割）を示す図である。
【図８】第２の実施形態における時分割動作（２つのクロック周波数ドメインおよび２つの構成情報に対するの時分割）を示す図である。
【符号の説明】
１０，１０Ａ…半導体装置、１１，１１Ａ…ターゲット回路（ＴＧＴ）、１２，１２Ａ……クロック発生回路（ＣＫＧＥＮ）、１３…電源電圧供給回路（ＰＷＲＳＰＬＹ）、１４，１４Ａ…遅延モニタ回路（ＤＬＭＮＴ）、１４１…パルス発生回路（ＰＬＧＥＮ）、１４２…遅延信号生成回路（ＤＬＧＥＮ）、１４２１…ゲート素子列、１４２１１−１〜１４２１１−ｎ…ゲート素子、１４２１２…セレクタ、１４２２…配線遅延列、１４２２１−１〜１４２２１−ｎ…配線遅延素子、１４２２２…セレクタ、１４３…遅延検出回路（ＤＬＤＥＴ）、１４４，１４４Ａ…制御回路（ＣＴＬ）、１４５，１４５Ａ…レジスタ群、１４６，１４６Ａ，１４７…セレクタ。
Claims (9)
- ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ回路を有する半導体装置であって、
上記遅延モニタ回路は、
上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される構成情報に応じた遅延素子列を形成する複数の遅延素子を有する遅延手段と、
上記遅延素子列を形成するための複数の構成情報が設定される複数のレジスタと、
上記複数のレジスタの構成情報を選択的に切り替えて上記遅延手段に供給する切替手段と
を有する半導体装置。 - 上記切替手段は、複数のレジスタに設定された遅延素子列の構成情報を時分割で切り替えて上記遅延手段に供給する
請求項１記載の半導体装置。 - 上記遅延モニタ回路は、時分割で形成される遅延素子列が生成する遅延情報に基づき、上記ターゲット回路に供給する電源電圧を制御する制御手段を有する
請求項２記載の半導体装置。 - 上記制御回路は、上記遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報を比較し、遅延値がより大きい遅延情報を最終遅延情報として判断し、当該最終遅延情報に基づいて上記電源電圧を制御する
請求項３記載の半導体装置。 - 異なるクロック周波数で動作する複数の回路を含むターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ回路を有する半導体装置であって、
上記遅延モニタ回路は、
上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される構成情報に応じた遅延素子列を形成する複数の遅延素子を有する遅延手段と、
上記複数の異なる周波数に対応した上記遅延素子列を形成するための複数の構成情報が設定される複数のレジスタと、
上記複数のレジスタの構成情報を選択的に切り替えて上記遅延手段に供給する第１の切替手段と
上記複数のクロックを選択的に切り替えて上記遅延手段に供給する第２の切替手段と
を有する半導体装置。 - 上記第１の切替手段は、複数のレジスタに設定された遅延素子列の構成情報を時分割で切り替えて上記遅延手段に供給し、
上記第２の切替手段は、上記複数のクロックを時分割で切り替えて上記遅延手段に供給する
請求項５記載の半導体装置。 - 上記遅延モニタ回路は、時分割で形成される遅延素子列が生成する遅延情報に基づき、上記ターゲット回路に供給する電源電圧を制御する制御手段を有する
請求項６記載の半導体装置。 - 上記制御回路は、上記遅延手段に形成される複数の遅延素子列が生成する複数の遅延情報を比較し、複数のクロック周波数ドメインのうちクロックサイクルに対する遅延比率の最も大きい遅延情報に基づいて上記電源電圧を制御する
請求項７記載の半導体装置。 - 上記複数のレジスタには、各クロック周波数ドメインに対応する構成情報が複数設定される
請求項８記載の半導体装置。
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