JP2000216338A - 電源電圧制御装置 - Google Patents

電源電圧制御装置

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JP2000216338A JP11012379A JP1237999A JP2000216338A JP 2000216338 A JP2000216338 A JP 2000216338A JP 11012379 A JP11012379 A JP 11012379A JP 1237999 A JP1237999 A JP 1237999A JP 2000216338 A JP2000216338 A JP 2000216338A
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Abstract

(57)【要約】 【課題】レプリカ回路への最適なマージンを設定でき、
また電源電圧が最適値に収束するまでの時間を短縮でき
る電源電圧制御装置を提供する。 【解決手段】半導体回路１１のクリティカルパスと等価
な電源電圧−遅延特性を有し、基準信号ＤＴを伝播して
クリティカルパスの遅延時間をモニターするレプリカ回
路１４と、レプリカ回路１４による遅延信号Ｓ１４およ
び基準信号を受けて、基準信号に対する遅延信号の位相
差を検出するための遅延時間モニターゲージを有し、検
出結果を位相差情報として出力する位相差検出回路１５
およびエンコーダ１６と、位相差情報信号Ｓ１６に基づ
いた値の電源電圧を発生して半導体回路およびレプリカ
回路に供給する電圧制御回路１７，１８と、レプリカ回
路１４の基準信号の入力側に配置され、クリティカルパ
スとの遅延誤差を補正可能な遅延誤差補正回路１３とを
設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体回路のクリ
ティカルパス遅延をモニターするためのレプリカ回路を
有する電源電圧制御装置に関するものである。
【０００２】
【従来の技術】近年、半導体回路では、低電力化のため
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成
分は電源電圧の２乗に比例するため、ＬＳＩの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。
【０００３】このような観点から、近年、ＬＳＩの動作
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常にＬＳＩが正常に動作できる最低限
度の電圧を供給する方法が報告されている。
【０００４】このようないわゆる可変電源電圧制御方式
を採用した電源電圧制御装置では、ＬＳＩのクリティカ
ルパスの遅延時間をモニターするために、クリティカル
パスと同じ電源電圧−遅延特性を持ったレプリカ回路を
設け、このレプリカ回路が正常に動作できるかを判定し
ながら電源電圧の制御を行う。この可変電源電圧制御方
式を用いたＬＳＩは、ＬＳＩの消費電力を削減する上で
極めて有効である。
【０００５】
【発明が解決しようとする課題】ところで、レプリカ回
路には配置配線による配線の影響等を、実際のクリティ
カルパスと全く同じに再現することは極めて難しいた
め、レプリカ回路にある程度のマージンを持たせて動作
させる必要がある。しかしながら、レプリカ回路への遅
延マージンの追加は動作電源電圧の上昇につながり、過
剰なマージンは電源電圧制御方式の効果を薄める結果と
なる。
【０００６】また、レプリカ回路を用いた電源電圧制御
装置では、そのレプリカ回路の遅延が動作周波数の１周
期以上にならないように、レプリカ回路を伝播させたク
ロック信号と伝播前の元クロック信号との位相比較を行
い、位相比較結果に応じてアップまたはダウン信号で電
源電圧の制御を行う位相比較方式が採用される。
【０００７】ところが、この位相比較方式では、位相が
進んでいるか、遅れているかの情報しか得られず、どの
程度の位相差があるかという情報を得ることはできな
い。したがって、どんなに位相差があろうとも変化させ
得る電源電圧ステップは一定の値に決まってしまう。電
源電圧の最小ステップは、収束時の電源電圧の変動幅と
なるため、ステップ幅を小さくすればするほど収束時の
電源電圧変動は小さくなるが、その反面収束するまでの
時間が長くなる。したがって、電源電圧制御方式をより
効率良く使用するためには、レプリカ回路への最適なマ
ージン設定方法および小さな電源電圧変動と短い収束時
間を両立する装置が求められている。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、レプリカ回路への最適なマージ
ンを設定でき、また電源電圧が最適値に収束するまでの
時間を短縮でき、電源電圧制御方式をより効率良く使用
することができる電源電圧制御装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電源電圧制御装置は、伝送パスを有し、電
源電圧の供給を受けて動作する半導体回路と、上記半導
体回路のクリティカルパスと等価な電源電圧−遅延特性
を有し、基準信号を伝播して上記半導体回路のクリティ
カルパスの遅延時間をモニターするレプリカ回路と、上
記レプリカ回路による遅延信号および上記基準信号を受
けて、基準信号に対する遅延信号の位相差を検出するた
めの遅延時間モニターゲージを有し、検出結果を位相差
情報として出力する位相差検出回路と、上記位相差検出
回路による位相差情報に基づいた値の電源電圧を発生し
て上記半導体回路およびレプリカ回路に供給する電圧制
御回路とを有する。
【００１０】また、本発明の電源電圧制御装置は、伝送
パスを有し、電源電圧の供給を受けて動作する半導体回
路と、上記半導体回路のクリティカルパスと等価な電源
電圧−遅延特性を有し、基準信号を伝播して上記半導体
回路のクリティカルパスの遅延時間をモニターするレプ
リカ回路と、上記レプリカ回路による遅延信号および上
記基準信号を受けて、基準信号に対する遅延信号の位相
差を検出するための遅延時間モニターゲージを有し、検
出結果を位相差情報として出力する位相差検出回路と、
上記位相差検出回路による位相差情報に基づいた値の電
源電圧を発生して上記半導体回路およびレプリカ回路に
供給する電圧制御回路と、上記レプリカ回路の基準信号
の入力側または上記遅延信号の出力側のいずれかに配置
され、クリティカルパスとの遅延誤差を補正可能な遅延
誤差補正回路とを有する。
【００１１】また、本発明では、上記半導体回路のクロ
ックを基に数サイクルごとに当該クロックの１サイクル
と等しい長さのパルスを発生して上記基準信号として出
力するパルス発生回路を有する。
【００１２】また、本発明では、上記遅延時間モニター
ゲージは、複数の遅延素子を直列に接続した遅延素子チ
ェーンを有し、上記位相差検出回路は、上記位相差情報
を遅延素子段数で示す。
【００１３】また、本発明では、上記電圧制御回路は、
上記位相差検出回路の遅延素子チェーンを遅延マージン
とし、上記位相差情報を受けて当該遅延マージンを制御
する。
【００１４】また、本発明では、上記位相差検出回路
は、上記レプリカ回路の上記クロックサイクルに対し
て、あらかじめ決められた遅延時間より長いまたは短
い、過少電圧または過大電圧に相当する遅延時間のうち
少なくとも一方の遅延時間を検出する検出手段を有す
る。
【００１５】また、本発明では、上記位相差検出回路
は、上記遅延素子チェーンに対してさらに遅延ゲートが
接続されており、上記検出手段は、上記遅延ゲートの出
力に基づいてあらかじめ決められた遅延時間より長い遅
延時間を検出し、上記レプリカ回路の信号伝播路の途中
のノードにおける信号に基づいてあらかじめ決められた
遅延時間より短い遅延時間を検出する。
【００１６】また、本発明では、上記パルス発生回路
は、半導体回路のクロックに対して位相の進んだクロッ
クおよび位相の遅れたクロックを少なくとも一つ生成
し、上記検出手段は、上記位相の進んだクロックに基づ
いてあらかじめ決められた遅延時間より長い遅延時間を
検出し、上記位相の遅れたクロックに基づいてあらかじ
め決められた遅延時間より短い遅延時間を検出する。
【００１７】また、本発明の電源電圧制御装置は、複数
の伝送パスを有し、電源電圧の供給を受けて動作する半
導体回路と、それぞれ上記半導体回路のクリティカルパ
スと等価な電源電圧−遅延特性を有し、基準信号を伝播
して上記半導体回路のクリティカルパスの遅延時間をモ
ニターする複数のレプリカ回路と、上記複数のレプリカ
回路の出力からより遅延量の大きいレプリカ回路の出力
信号を遅延信号として選択する選択手段と、上記選択手
段による遅延信号および上記基準信号を受けて、基準信
号に対する遅延信号の位相差を検出するための遅延時間
モニターゲージを有し、検出結果を位相差情報として出
力する位相差検出回路と、上記位相差検出回路による位
相差情報に基づいた値の電源電圧を発生して上記半導体
回路およびレプリカ回路に供給する電圧制御回路とを有
する。
【００１８】また、本発明の電源電圧制御装置は、複数
の伝送パスを有し、電源電圧の供給を受けて動作する半
導体回路と、それぞれ上記半導体回路のクリティカルパ
スと等価な電源電圧−遅延特性を有し、基準信号を伝播
して上記半導体回路のクリティカルパスの遅延時間をモ
ニターする複数のレプリカ回路と、上記複数のレプリカ
回路の出力からより遅延量の大きいレプリカ回路の出力
信号を遅延信号として選択する選択手段と、上記選択手
段による遅延信号および上記基準信号を受けて、基準信
号に対する遅延信号の位相差を検出するための遅延時間
モニターゲージを有し、検出結果を位相差情報として出
力する位相差検出回路と、上記位相差検出回路による位
相差情報に基づいた値の電源電圧を発生して上記半導体
回路およびレプリカ回路に供給する電圧制御回路と、上
記レプリカ回路の基準信号の入力側または上記遅延信号
の出力側のいずれかに配置され、クリティカルパスとの
遅延誤差を補正可能な遅延誤差補正回路とを有する。
【００１９】また、本発明の電源電圧制御装置は、伝送
パスを有し、電源電圧の供給を受けて複数の異なるクロ
ック周波数で動作する半導体回路と、上記半導体回路の
各動作周波数ごとのクリティカルパスと等価な電源電圧
−遅延特性を有し、基準信号を伝播して上記半導体回路
のクリティカルパスの遅延時間をモニターする複数のレ
プリカ回路と、上記各レプリカ回路による遅延信号およ
び上記基準信号を受けて、各周波数ごとのレプリカ回路
のうち、クロックサイクルに対する遅延時間比率が最も
大きい回路を検出する検出部と、上記検出部の検出結果
に基づいた値の電源電圧を発生して上記半導体回路およ
びレプリカ回路に供給する電圧制御回路とを有する。
【００２０】また、本発明の電源電圧制御装置は、伝送
パスを有し、電源電圧の供給を受けて複数の異なるクロ
ック周波数で動作する半導体回路と、上記半導体回路の
各動作周波数ごとのクリティカルパスと等価な電源電圧
−遅延特性を有し、基準信号を伝播して上記半導体回路
のクリティカルパスの遅延時間をモニターする複数のレ
プリカ回路と、上記各レプリカ回路による遅延信号およ
び上記基準信号を受けて、各周波数ごとのレプリカ回路
のうち、クロックサイクルに対する遅延時間比率が最も
大きい回路を検出する検出部と、上記検出部の検出結果
に基づいた値の電源電圧を発生して上記半導体回路およ
びレプリカ回路に供給する電圧制御回路と、上記各レプ
リカ回路の基準信号の入力側または上記遅延信号の出力
側のいずれかに配置され、クリティカルパスとの遅延誤
差を補正可能な複数の遅延誤差補正回路とを有する。
【００２１】また、本発明では、上記検出部は、上記各
レプリカ回路による遅延信号および上記基準信号を受け
て、基準信号に対する遅延信号の位相差を検出するため
の遅延時間モニターゲージを有し、検出結果を位相差情
報として出力する各周波数系に対応した複数の位相差検
出回路と、上記複数の位相差検出回路の出力に基づいて
上記複数のレプリカ回路のうちクロックサイクルに対す
る遅延比率の最も大きい回路を選択する選択手段とを有
する。
【００２２】また、本発明では、各周波数系におけるモ
ニターゲージの遅延時間調整ステップ幅が、各周波数の
比率に対応したステップ幅で構成されている。
【００２３】本発明によれば、たとえばパルス発生回路
において、半導体回路（ＬＳＩ）のクロックを基に数サ
イクル毎にクロックの１サイクルと等しい長さのパルス
信号生成され、基準信号として、レプリカ回路に直接あ
るいは遅延誤差補正回路を通して供給されるとともに、
位相差検出回路に供給される。レプリカ回路または／お
よび遅延誤差補正回路を伝播された基準信号は供給され
ている電源電圧値に応じた遅延量をもって遅延作用を受
けて、遅延信号として位相差比較回路に出力される。位
相差検出回路では、レプリカ回路による遅延信号および
基準信号を受けて、遅延時間モニターゲージを用いて基
準信号に対する遅延信号の位相差が検出され、検出結果
が位相差情報として電圧制御回路に出力される。そし
て、電圧制御回路では、位相差検出回路による位相差情
報に基づいた値の電源電圧が発生されて半導体回路およ
びレプリカ回路に供給される。
【００２４】また、本発明によれば、複数のクリティカ
ルパスに対応したレプリカ回路を有する構成において
は、選択手段によって複数のレプリカ回路の出力からよ
り遅延量の大きいレプリカ回路の出力信号が遅延信号と
して選択されて位相差検出回路に供給される。
【００２５】また、本発明によれば、複数の異なるクロ
ック周波数で動作する半導体回路において、たとえば各
周波数の比率に応じた遅延時間調整ステップで遅延素子
チェーン型位相差検出回路が構成される。これにより、
異なる周波数間の位相差が周波数に関係なく比較可能と
なる。
【００２６】
【発明の実施の形態】第１実施形態 図１は、本発明に係るレプリカ回路を採用した電源電圧
制御装置の第１の実施形態を示すブロック図である。
【００２７】本電源電圧制御装置１０は、制御された電
源電圧ＶDDが供給される半導体回路（ＬＳＩ）１１、パ
ルス発生回路（パルスジェネレータ）１２、遅延誤差補
正回路１３、クリティカルパスレプリカ回路１４、遅延
素子チェーン型位相差検出回路１５、エンコーダ１６、
制御回路１７、および電源電圧発生回路１８により構成
されている。そして、半導体回路（ＬＳＩ）１１内に、
パルス発生回路（パルスジェネレータ）１２、遅延誤差
補正回路１３、クリティカルパスレプリカ回路１４、位
相差検出回路１５、およびエンコーダ１６が集積化され
ている。また、制御回路１７および電源電圧発生回路１
８により電圧制御回路が構成されている。
【００２８】半導体回路１１は、電源電圧発生回路１８
により電源電圧ＶDDが供給され、図示しない複数の伝送
パスを有する。各伝送パスには、たとえばゲート素子が
配置され、各ゲート素子は、たとえば絶縁ゲート型電界
効果トランジスタ、すなわちＭＩＳ( Metal Insulator
Semiconductor)系回路を用いて構成される。
【００２９】パルス発生回路１２は、たとえば半導体回
路１１のシステムクロックＣＬＫを受けて、クロックＣ
ＬＫを基に数サイクル毎にクロックの１サイクルと等し
い長さの基準信号としてのパルス信号ＤＴを発生する。
以下に、パルスをクロック数サイクルに１回発生させて
いる理由を述べる。
【００３０】クリティカルパスレプリカ回路１４は、電
源電圧ＶDDによってその遅延時間が大きく変化する。電
源電圧ＶDDが低く、クリティカルパスレプリカ回路１４
の遅延時間が非常に大きい場合に、位相差検出回路１５
が２サイクルあるいはそれ以上遅れたクロックのエッジ
と位相差検出を行い、その遅延時間で位相を一致させる
ように電源電圧ＶDDが制御されるおそれがある。これを
防止するために、電源電圧ＶDDが低い場合のクリティカ
ルパスレプリカ回路１４の遅延時間よりも十分長い期間
をおいて位相差検出を行うように、パルス発生回路１２
のパルス発生サイクルを設定している。
【００３１】遅延誤差補正回路１３は、クリティカルパ
スとクリティカルパスレプリカ回路１４との遅延誤差を
補正するための回路であって、レプリカ回路１４の遅延
誤差補正とマージンのいわゆるゼロ点調整を行う回路で
ある。この遅延誤差補正回路１３は、以下の理由により
設けられる。
【００３２】すなわち、クリティカルパスレプリカ回路
は、配置配線による配線等の影響まで実際のクリティカ
ルパスと全く同じ遅延特性に再現することは極めて難し
い。したがって、作製したレプリカ回路が、実際のクリ
ティカルパスに比べて遅延時間が短すぎたり、電圧−遅
延特性がずれるといった問題が発生する可能性がある。
ある程度の誤差は位相差検出回路１５に設けられるマー
ジン設定用遅延素子（ゲート）チェーンで対応できる
が、後述するようにゲートチェーンは位相差検出として
も使用しているため、レプリカ回路の誤差補正にゲート
チェーンを使用してしまうと、位相差検出のダイナミッ
クレンジが狭くなってしまう。そこで、遅延誤差補正回
路１３を設けて、レプリカ回路の遅延誤差補正とマージ
ンのゼロ点調整を行う。
【００３３】遅延誤差補正回路１３は、たとえば直列接
続された複数のゲートＧＴ１〜ＧＴｍ、およびセレクタ
１３１により構成されている。セレクタ１３１は、各ゲ
ートＧＴ１〜ＧＴｍの出力端子、並びにパルス発生回路
１２の出力信号ＤＴが入力されるゲートＧＴ１の入力端
子が並列に接続されており、制御回路１７の補正信号Ｓ
１７ａによって、遅延量が異なるゲートの出力信号また
は元信号ＤＴを選択し、信号Ｓ１３としてレプリカ回路
１４に出力する。このように遅延誤差補正回路１３は、
制御回路１７の補正信号Ｓ１７ａによってその遅延量を
任意に変更可能である。この遅延誤差補正回路１３とゲ
ートチェーン型位相差検出回路１５の併用により、位相
差検出における広いダイナミックレンジの確保と、レプ
リカ回路の遅延時間チューニングが可能となる。
【００３４】レプリカ回路１４は、半導体回路１１で、
クリティカルパスとして選定されたパス構成と等価な電
源電圧−遅延特性をもつ回路として構成されており、電
源電圧発生回路１８による電源電圧ＶDDの供給を受けて
動作し、遅延誤差補正回路１３の出力信号Ｓ１３を入力
してゲート処理等して伝播させ、遅延信号Ｓ１４として
位相差検出回路１５に出力する。
【００３５】レプリカ回路１４は、たとえば図１中の破
線で囲ったように、インバータＩＮＶ１，ＩＮＶ２、Ｎ
ＡＮＤゲートＮＡ１，ＮＡ２、およびＮＯＲゲートＮＲ
１を含む半導体回路１１における伝送パスと等価な回路
として構成され、インバータＩＮＶ１の入力端子に遅延
誤差補正回路１３の出力信号Ｓ１３が入力される。
【００３６】遅延素子チェーン型位相差検出回路１５
は、基準信号としてのパルス信号ＤＴをインバータＩＮ
Ｖ１１で反転させた信号ｘＤＴとレプリカ回路１４２の
出力遅延信号Ｓ１４との位相差を検出し、検出結果に応
じたｎビットの信号を生成してエンコーダ１６に出力す
る。換言すれば、位相差検出回路１５は、クロックサイ
クルとクリティカルパスレプリカ回路１４との遅延時間
を比較し、かつクリティカルパスレプリカ回路１４の遅
延マージンを設定する。
【００３７】位相差検出回路１５は、たとえば遅延時間
モニター用のゲージとなる遅延素子チェーン１５１と、
ｎ個のＤ型フリップフロップＦＦ１〜ＦＦｎにより構成
される。
【００３８】遅延素子チェーン１５１は、たとえばイン
バータ２段からなるバッファＢＦ１〜ＢＦn-1 を複数段
（本実施形態ではｎ−１個）直列に接続したゲートチェ
ーンで構成されている。なお、遅延素子チェーンの構成
としては、ゲートチェーンに限定されるものではなく、
またゲートチェーンを構成するゲートもインバータ２段
からなるバッファに限定されるものではない。
【００３９】そして、遅延素子チェーン１５１を構成す
る各バッファＢＦ１〜ＢＦn-1 の出力ノードＮＤ２〜Ｎ
ＤｎがそれぞれフリップフロップＦＦ２〜ＦＦｎの入力
端子Ｄに接続され、かつ初段のバッファＢＦ１の入力ノ
ードＮＤ１がフリップフロップＦＦ１の入力端子Ｄに接
続されている。各フリップフロップＦＦ１〜ＦＦｎのＣ
Ｋ端子には、パルス発生回路１２で生成されたパルス信
号ＤＴの反転信号ｘＤＴが並列的に供給されている。こ
れらのフリップフロップＦＦ１〜ＦＦｎで、クリティカ
ルパスレプリカ回路１４にデータを入力して１クロック
サイクルの期間で、どのゲート段まで信号が到達してい
るかを検出する。
【００４０】図２は、位相差検出回路１５の動作波形を
示すタイミングチャートであって、位相差検出回路１５
の各バッファ（各ゲート）段から出力される信号とフリ
ップフロップＦＦ１〜ＦＦｎのＣＫ端子へのパルス信号
ＤＴの反転信号ｘＤＴとの関係を示す図である。
【００４１】この例では、ノードＮＤ１〜ノードＮＤ３
までは、信号ｘＤＴの立ち上がりエッジ（フリップフロ
ップＦＦのＣＫ信号）よりも先にハイレベル（Ｈ）とな
っているのに対して、ノードＮＤ４以降は、信号ｘＤＴ
よりも後にハイレベルになっている。したがって、フリ
ップフロップＦＦ１〜ＦＦ３までの出力がハイレベル、
フリップフロップＦＦ４以降の出力はローレベル（Ｌ）
となる。すなわち、各フリップフロップＦＦ１〜ＦＦｎ
の出力は、クロック信号ＤＴの遅延が１サイクル以内な
らばハイレベルとなる。この結果から、現在の電源電圧
では、クリティカルパスレプリカ回路１４と遅延素子チ
ェーン３段目までの遅延時間がクロック１サイクルに等
しいことがわかる。
【００４２】エンコーダ１６は、フリップフロップＦＦ
１〜ＦＦｎの出力信号である位相差の検出結果を、バイ
ナリデータに変換して、位相差情報信号Ｓ１６として制
御回路１７に出力する。
【００４３】制御回路１７は、最適なレプリカマージン
のゲート段数が設定されており、この設定値とエンコー
ダ１６から送られてきた位相差情報信号Ｓ１６が示すゲ
ート段数の比較を行って電源電圧の変化量を決定し、変
化させたい電源電圧に対応した信号Ｓ１７ｂを電源電圧
発生回路１８に出力する。また、制御回路１７は、補正
信号Ｓ１７ａを遅延誤差補正回路１３に出力し、具体的
には、制御回路１７に設定されているゲート段数との差
が大きい場合には電源電圧変化量が大きく、差が小さい
場合には変化量を小さくするような処理を行う。なお、
制御回路１７としてプロセッサを使用することで、レプ
リカマージンとしての最適ゲート段数や位相差に応じた
電源電圧変化量は、全てプロセッサのプログラムよって
設定することができる。
【００４４】電源電圧発生回路１８は、制御回路１７の
出力信号Ｓ１７ｂに応じた電源電圧ＶDDを生成して、レ
プリカ回路１４を含む半導体回路１１に供給する。な
お、電源電圧発生回路１８をＤＣ−ＤＣコンバータで構
成すると、プログラムによってレプリカマージン等の設
定が可能となる。
【００４５】次に、上記構成による動作を説明する。パ
ルス発生回路１２において、半導体回路（ＬＳＩ）１１
のクロックを基に数サイクル毎にクロックの１サイクル
と等しい長さのパルス信号ＤＴが発生され、遅延誤差補
正回路１３に供給されるとともに、インバータＩＮＶ１
１で反転され、信号ｘＤＴとして遅延素子チェーン型位
相差検出回路１５に供給される。
【００４６】遅延誤差補正回路１３では、制御回路１７
の補正信号Ｓ１７ａによって、遅延量が異なるゲートの
出力信号または元パルス信号ＤＴが選択され、信号Ｓ１
３としてレプリカ回路１４に出力される。レプリカ回路
１４では、電源電圧発生回路１８による電源電圧ＶDDの
供給を受けて動作し、入力された遅延誤差補正回路１３
の出力信号Ｓ１３がゲート処理等され伝播され、遅延信
号Ｓ１４として位相差検出回路１５に出力される。
【００４７】位相差検出回路１５に供給された遅延信号
Ｓ１４は、遅延時間モニター用のゲージとなる遅延素子
チェーン１５１に入力される。そして、遅延素子チェー
ン１５１を構成する各バッファＢＦ１〜ＢＦn-1 の出力
ノードＮＤ２〜ＮＤｎの現れた信号がそれぞれ対応する
フリップフロップＦＦ２〜ＦＦｎの入力端子Ｄに供給さ
れ、また初段のバッファＢＦ１の入力ノードＮＤ１の供
給された遅延信号Ｓ１４がフリップフロップＦＦ１の入
力端子Ｄに供給される。各フリップフロップＦＦ１〜Ｆ
ＦｎのＣＫ端子には、パルス発生回路で生成された検出
クロック信号ＤＴの反転信号ｘＤＴが並列的に供給され
ている。これにより、フリップフロップＦＦ１〜ＦＦｎ
において、クリティカルパスレプリカ回路１４にデータ
を入力して１クロックサイクルの期間で、どのゲート段
まで信号が到達しているかが検出される。
【００４８】すなわち、遅延素子チェーン型位相差検出
回路１５においては、基準信号としてのパルス信号ＤＴ
をインバータＩＮＶ１１で反転させた信号ｘＤＴとレプ
リカ回路１４２の出力遅延信号Ｓ１４との位相差が検出
される。換言すれば、クロックサイクルとクリティカル
パスレプリカ回路１４との遅延時間が比較され、その結
果に応じたｎビットの信号が生成されてエンコーダ１６
に出力される。
【００４９】エンコーダ１６では、フリップフロップＦ
Ｆ１〜ＦＦｎの出力信号である位相差の検出結果が、バ
イナリデータに変換され遅延素子（ゲート）段数を示す
位相差情報信号Ｓ１６として制御回路１７に出力され
る。
【００５０】制御回路１７においては、最適なレプリカ
マージンのゲート段数が設定されており、この設定値と
エンコーダ１６から送られてきた位相差情報信号Ｓ１６
が示すゲート段数の比較が行われて電源電圧の変化量が
決定される。具体的には、制御回路１７に設定されてい
るゲート段数との差が大きい場合には電源電圧変化量が
大きく、差が小さい場合には変化量を小さくするような
処理が行われる。これに伴い、変化させたい電源電圧に
対応した信号Ｓ１７ｂが電源電圧発生回路１８に出力さ
れる。
【００５１】電源電圧発生回路１８では、制御回路１７
の出力信号Ｓ１７ｂに応じた電源電圧ＶDDが生成され
て、レプリカ回路１４を含む半導体回路１１に供給され
る。
【００５２】また、遅延誤差補正回路１３においては、
制御回路１７の補正信号Ｓ１７ａによって、遅延量が異
なるゲートの出力信号または元パルス信号ＤＴが選択さ
れ、クリティカルパスとクリティカルパスレプリカ回路
１４との遅延誤差が補正される。すなわち、レプリカ回
路１４の遅延誤差補正とマージンのゼロ点調整が行われ
る。
【００５３】以上のように、本第１の実施形態によれ
ば、クリティカルパスのレプリカ回路１４と１クロック
サイクルの遅延時間の比較を遅延素子チェーン１５１を
利用した位相差検出回路１５で行うことにより、遅延素
子１段分の遅延時間相当、すなわちゲート段分の遅延時
間ステップでの位相差まで検出が可能となる。
【００５４】また、位相差検出回路１５に使用する遅延
素子チェーン１５１を、クリティカルパスのレプリカ回
路１４のマージン設定用遅延素子チェーンと兼用できる
ため、レイアウト面積を削減することができる。
【００５５】さらにまた、制御回路１７に設定されてい
るゲート段数との差が大きい場合には電源電圧変化量が
大きく、差が小さい場合には変化量を小さくするといっ
た処理が行えることから、電源電圧ＶDDが最適値に収束
するまでの時間を大幅に短縮でき、かつ収束後の電源電
圧の変動分は小さく抑えることが可能となる。
【００５６】また、プロセッサのプログラムにより最適
遅延素子段数、すなわち最適レプリカマージンと、レプ
リカ遅延誤差補正を行えるため、ＬＳＩ製造後のテスト
を通して最適値を見つけ出し、柔軟にその設定値を変更
することが可能である。
【００５７】また、遅延素子チェーン型位相差検出回路
１５とレプリカ遅延誤差補正回路１３を併用すること
で、位相差検出回路１５の広いダイナミックレンジの確
保とレプリカ回路の遅延時間チューニングが可能となる
利点がある。
【００５８】なお、本第１の実施形態においては、位相
差検出結果をエンコーダによりバイナリデータに変換し
ているが、位相差検出結果のビット列をそのまま使用し
てもよいし、これらの構成例に限定されるものでないこ
とはいうまでもない。
【００５９】また、本第１の実施形態では、パルス発生
回路１２の出力を遅延誤差補正回路１３に入力させた
後、クリティカルパスレプリカ回路１４に入力するよう
に構成したが、パルス発生回路１２の出力をクリティカ
ルパスレプリカ回路１４に入力させた後、遅延誤差補正
回路１３に入力させ、その出力を遅延素子チェーンに入
力するように構成することも可能であることはいうまで
もない。
【００６０】第２実施形態 図３は、本発明に係るレプリカ回路を採用した電源電圧
制御装置の第２の実施形態を示すブロック図である。な
お、図３においては、図１に示す制御回路および電源電
圧発生回路は省略してある。また、遅延誤差補正回路も
図１の回路と同様であるため、ここではその詳細な回路
構成は省略している。
【００６１】本第２の実施形態が上述した第１の実施形
態と異なる点は、遅延素子チェーン型位相差検出回路の
構成にある。具体的には、検出手段としてクリティカル
パスレプリカ回路の遅延時間が非常に大きい場合または
小さい場合に、それを検出するためにゲートチェーンに
遅延量の大きいゲート１５２を加え、かつ過大電圧検出
ビット用フリップフロップＦＦn+1 および過少電圧検出
ビット用フリップフロップＦＦ０を設け、またレプリカ
回路１４の途中のノード（本例の場合ＮＡＮＤゲートＮ
Ａ１の出力ノード）からも信号を取り出す構成としたこ
とにある。
【００６２】そして、ゲート１５２の出力ノードが過大
電圧検出ビット用フリップフロップＦＦn+1 の入力端子
Ｄに接続され、レプリカ回路ＮＡ１の途中のノードが過
少電圧検出ビット用フリップフロップＦＦ０の入力端子
Ｄに接続されている。
【００６３】このような構成によれば、遅延量の大きな
ゲート１５１によって電源電圧ＶDD（たとえば１Ｖ）が
極めて高い場合（たとえば１．５Ｖ）の検出が可能とな
り、一方、レプリカ回路の途中のノードの信号により電
源電圧ＶDDが極めて低い場合（たとえば０．５Ｖ）の検
出が可能になる。
【００６４】本第２の実施形態によれば、検出ビット値
をもとに電源電圧の変化量を大きくするといった処理が
可能になることから、さらなる収束時間の短縮を図るこ
とが可能となる。その他の構成および作用効果は、上述
した第１の実施形態と同様である。
【００６５】第３実施形態 図４は、本発明に係るレプリカ回路を採用した電源電圧
制御装置の第３の実施形態を示すブロック図である。な
お、図４においては、図３と同様に、図１に示す制御回
路および電源電圧発生回路は省略してある。また、遅延
誤差補正回路も図１の回路と同様であるため、ここでは
その詳細な回路構成は省略している。
【００６６】本第３の実施形態と上述した第２の実施形
態と異なる点は、電源電圧ＶDDが極めて高い場合および
極めて低い場合を検出するために、遅延素子チェーン型
位相差検出回路１５ｂに、検出手段としてゲートチェー
ンに遅延量の大きいゲート１５２を設け、またレプリカ
回路１４の途中のノードから信号を取り出す構成とする
代わりに、過大電圧検出ビット用フリップフロップＦＦ
n+1 および過少電圧検出ビット用フリップフロップＦＦ
０、ＦＦ-1を位相差検出回路１５に設け、かつパルス発
生回路１２ａにおいて検出用のクロックＣＫに対して位
相のずれた検出クロックを生成し、これらの検出クロッ
クを位相差検出回路に供給するようにしたことにある。
【００６７】具体的には、パルス発生回路１２ａにおい
て、検出クロックＣＫに対して、１／２サイクル位相が
進んだクロック０．５ＣＫ、１／２サイクル位相が遅れ
たクロック１．５ＣＫ、１サイクル位相が遅れたクロッ
ク２ＣＫを生成する。そして、クロック０．５ＣＫが位
相差検出回路１５ｂの過大電圧検出ビット用フリップフ
ロップＦＦn+1 のＣＫ端子に供給され、クロック１．５
ＣＫが過少電圧検出ビット用フリップフロップＦＦ０の
ＣＫ端子に供給され、クロック２ＣＫが過少電圧検出ビ
ット用フリップフロップＦＦ-1のＣＫ端子に供給され
る。また、過大電圧検出ビット用フリップフロップＦＦ
n+1 および過少電圧検出ビット用フリップフロップＦＦ
０，ＦＦ-1の入力端子Ｄは、遅延信号Ｓ１４の入力ノー
ドであるノードＮＤ１に共通に接続されている。
【００６８】図５は、パルス発生回路の具体的は構成例
を示す回路図である。このパルス発生回路は、図５に示
すように、フリップフロップＦＦ101 〜ＦＦ106 、イン
バータＩＮＶ101 〜110 、および３入力ＡＮＤゲートＡ
Ｄ101 により構成されている。
【００６９】図５において、インバータＩＮＶ101 とＩ
ＮＶ102 、ＩＮＶ106 とＩＮＶ107、ＩＮＶ108 とＩＮ
Ｖ109 がそれぞれ直列に接続されている。ＩＮＶ101 の
入力端子にクロックＣＬＫが供給され、インバータＩＮ
Ｖ101 の出力端子がフリップフロップＦＦ105 のＣＫ端
子に接続されている。ＩＮＶ102 の出力端子がフリップ
フロップＦＦ101 ，ＦＦ104 、およびＦＦ106 のＣＫ端
子に接続されている。フリップフロップＦＦ101 の出力
端子ＱがフリップフロップＦＦ102 のＣＫ端子、ＡＮＤ
ゲート101 の第１の入力端子に接続されているととも
に、インバータＩＮＶ103 を介して自身の入力端子Ｄに
接続されている。フリップフロップＦＦ102 の出力端子
ＱがフリップフロップＦＦ103 のＣＫ端子、ＡＮＤゲー
ト101 の第２の入力端子に接続されているとともに、イ
ンバータＩＮＶ104 を介して自身の入力端子Ｄに接続さ
れている。また、フリップフロップＦＦ103 の出力端子
ＱがＡＮＤゲート101 の第３の入力端子に接続されてい
るとともに、インバータＩＮＶ105 を介して自身の入力
端子Ｄに接続されている。ＡＮＤゲートＡＤ101 の出力
端子がフリップフロップＦＦ104 の入力端子Ｄに接続さ
れ、フリップフロップＦＦ104 の出力端子Ｑがフリップ
フロップＦＦ１０５およびＦＦ１０６ の入力端子Ｄに
接続されている。フリップフロップＦＦ104 の出力端子
ＱはインバータＩＮＶ106 の入力端子に接続され、フリ
ップフロップＦＦ105 の出力端子ＱがインバータＩＮＶ
108 の入力端子に接続され、フリップフロップＦＦ106
の出力端子ＱがインバータＩＮＶ110 の入力端子に接続
されている。
【００７０】そして、インバータＩＮＶ107 の出力端子
からクロック信号ＤＴが出力され、インバータＩＮＶ10
6 の出力端子からクロック信号ｘＤＴが出力され、イン
バータＩＮＶ109 の出力端子からクロック信号０．５Ｃ
Ｋが出力され、インバータＩＮＶ108 の出力端子からク
ロック信号１．５ＣＫが出力され、インバータＩＮＶ11
0 の出力端子からクロック信号２ＣＫが出力される。こ
の回路においては、８サイクルに１回パルスを発生す
る。
【００７１】図６は、図４の回路の動作を説明するため
のタイミングチャートである。
【００７２】図６に示すように、図４の回路において、
電源電圧ＶDDが極めて高い場合は、検出クロック信号Ｃ
Ｋ（ＤＴ）に対して１／２サイクル位相が進んだクロッ
ク０．５ＣＫが供給されているフリップフロップＦＦn+
1 からハイレベルの信号が出力されるため、全てのフリ
ップフロップＦＦ-1〜ＦＦｎの出力がハイレベルとな
る。
【００７３】一方、電源電圧ＶDDが極めて低い場合は、
フリップフロップＦＦ１〜ＦＦn+1および検出クロック
ＣＫに対して１／２サイクル位相が遅れたクロック１．
５ＣＫが供給されるフリップフロップＦＦ０の出力信号
がローレベルとなり、検出クロックＣＫに対して１サイ
クル位相が遅れたクロック２ＣＫが供給されるフリップ
フロップＦＦ-1の出力信号のみがハイレベルとなる。そ
して、さらに電源電圧ＶDDが低い場合には、検出クロッ
クＣＫに対して１サイクル位相が遅れたクロック２ＣＫ
が供給されるフリップフロップＦＦ-1の出力信号もロー
レベルとなる。
【００７４】本第３の実施形態によれば、検出ビット値
をもとに電源電圧の変化量を大きくするといった処理が
可能になることから、さらなる収束時間の短縮を図るこ
とが可能となる。その他の構成および作用効果は、上述
した第１の実施形態と同様である。
【００７５】なお、本第３の実施形態では、１サイクル
位相が遅れたクロック（２ＣＫ）まで使用しているが、
さらに遅れたクロック、すなわち２サイクル遅れのクロ
ック、３サイクル遅れのクロック等を用いることによっ
て、より広い検出範囲を実現することも可能である。
【００７６】第４実施形態 図７は、本発明に係るレプリカ回路を採用した電源電圧
制御装置の第４の実施形態を示すブロック図である。
【００７７】本第４の実施形態が上述した第１の実施形
態と異なる点は、クリティカルパスとなり得る複数（た
とえばｐ個）のパスをそれぞれレプリカ回路として採用
して、遅延誤差補正回路の出力に対して並列に接続し、
これらｐ個のレプリカ回路１４ｃ−１〜１４ｃ−ｐの出
力を選択手段としてのｐ入力ＡＮＤゲートＡＤ１１にお
いて論理積（ＡＮＤ）をとり、より遅延の大きい方と位
相差検出回路１５で位相差を検出するようにしたことに
ある。また、本第４の実施形態では、たとえば配線抵抗
Ｒおよび配線容量Ｃに基づく、いわゆるＲＣ遅延を含む
クリティカルパスのレプリカ回路も採用する。
【００７８】このように複数のレプリカ回路を採用する
のは、以下の理由による。ＬＳＩのクリティカルパス
は、動作電圧の変動や処理内容によって入れ替わる可能
性がある。レプリカ回路として採用していないパスがク
リティカルパスとなった場合、ＬＳＩが正常に動作でき
なくなるおそれがある。このような課題に対してレプリ
カマージンで対応する方法もあるが、過剰マージンとな
る可能性が高いために、好ましい対処方法とはいえな
い。そのため、本第４の実施形態では、複数のパスをレ
プリカ回路に採用して、これらを並列に接続した構成と
している。
【００７９】このような構成においては、特性の異なる
複数のレプリカ回路１４ｃ−１〜１４ｃ−ｐの出力がＡ
ＮＤゲートＡＤ１１で論理積がとられた後、その結果が
位相差検出回路１５に入力される。このとき、位相差検
出回路１５への入力信号の立ち上がりエッジは、全ての
レプリカ回路１４ｃ−１〜１４ｃ−ｐのうち最も遅延の
大きいパスの立ち上がりエッジと等しくなるため、この
エッジをタイミングを使用することにより、常に最悪遅
延パスでの位相差検出が行われる。
【００８０】本第４の実施形態によれば、特性の異なる
複数のクリティカルパスのレプリカ回路を用いて位相差
の検出を行うので、電源電圧変化や処理内容によるクリ
ティカルパスの入れ替わりに対応でき、ＬＳＩのより確
実な動作を保証することができる。
【００８１】第５実施形態 図８は、本発明に係るレプリカ回路を採用した電源電圧
制御装置の第５の実施形態を示すブロック図である。
【００８２】本第５の実施形態では、複数の異なる周波
数で動作するＬＳＩにおいて、各周波数の比率に応じた
遅延時間調整ステップで遅延素子チェーン型位相差検出
回路を構成し、異なる周波数間の位相差を周波数に関係
なく比較するように構成している。
【００８３】周波数の異なるパス間の遅延比較は、クロ
ックサイクルに対するパスの遅延の割合で行わなければ
ならない。本第５の実施形態では、各周波数系ごとに遅
延誤差補正回路１３ｄ−１，１３ｄ−２，１３ｄ−３、
クリティカルパスレプリカ回路１４ｄ−ｄ，１４ｄ−
２，１４ｄ−３、および位相差検出回路１５ｄ−１，１
５ｄ−２，１５ｄ−３を設けている。各系統の位相差検
出回路１５ｄ−１，１５ｄ−２，１５ｄ−３の遅延素子
チェーン１５１−１，１５１−２，１５１−３の１段当
たりの遅延時間は、各周波数の比率に従って設定され
る。そして、位相差検出回路１５ｄ−１，１５ｄ−２，
１５ｄ−３、選択手段としてのＡＮＤゲートＡＤ１２−
１〜ＡＤ１２−ｎ、およびエンコーダ１６ｄにより検出
部が構成される。
【００８４】図８に示すように、本第５の実施形態で
は、１００ＭＨｚ、５０ＭＨｚ、２５ＭＨｚの３種類の
クロックで動作するＬＳＩを例に採用している。この場
合、位相差検出用遅延素子チェーンの１段当たりの遅延
時間（１遅延ステップ）は、１００ＭＨｚ系を１とする
と、５０ＭＨｚ系は２、２５ＭＨｚ系は４となる。すな
わち、１００ＭＨｚ系の１遅延ステップをバッファ１段
で構成した場合、５０ＭＨｚ系はバッファ２段で、２５
ＭＨｚ系はバッファ４段で構成される。したがって、各
周波数系の位相差検出回路１５ｄ−１，１５ｄ−２，１
５ｄ−３の検出結果の出力の論理積をＡＮＤゲートＡＤ
１２−１〜ＡＤ１２−ｎでとることで、全てのレプリカ
回路１４ｄ−ｄ，１４ｄ−２，１４ｄ−３のうち、クロ
ックサイクルに対する遅延比率の最も大きいパスの遅延
情報が、ゲート段数として出力されることになる。
【００８５】本第５の実施形態によれば、複数の異なる
周波数を持つＬＳＩにおいて、各周波数の比率に応じた
遅延時間調整ステップで遅延素子チェーン型位相差検出
回路を構成することで、異なる周波数間の位相差を周波
数に関係なく比較することができる利点がある。
【００８６】
【発明の効果】以上説明したように、本発明によれば、
クリティカルパスのレプリカ回路と１クロックサイクル
の遅延時間の比較を遅延素子チェーンを利用した位相差
検出回路で行うことにより、遅延素子１段分の遅延時間
相当の位相差まで検出が可能となる。
【００８７】また、位相差検出回路に使用する遅延素子
チェーンを、クリティカルパスのレプリカ回路のマージ
ン設定用遅延素子チェーンと兼用できるため、レイアウ
ト面積を削減することができる。
【００８８】また、位相差情報を遅延素子段数で示すこ
とにより、所望の遅延素子段数との差に応じた電源電圧
値の変化量を設定することができることから、最適電源
電圧値までの収束時間を短縮することができる。
【００８９】また、プロセッサのプログラムにより最適
遅延素子段数、すなわち最適レプリカマージンと、レプ
リカ遅延誤差補正を行えるため、ＬＳＩ製造後のテスト
結果に応じて最適値の設定を行うことができる。
【００９０】また、遅延素子チェーン型位相差検出回路
とレプリカ遅延誤差補正回路を併用することで、位相差
検出回路の広いダイナミックレンジの確保とレプリカ回
路の遅延時間チューニングが可能となる。
【００９１】また、レプリカ回路のクロックサイクルに
対して、あらかじめ決められた遅延時間より長いまたは
短い、過少電圧または過大電圧に相当する遅延時間のう
ち少なくとも一方の遅延時間を検出する検出手段を設け
ることで、電源電圧が最適電源電圧から大きく外れてい
る場合の収束時間を短縮することができる。
【００９２】また、特性の異なる複数のクリティカルパ
スのレプリカを用いて位相差の検出を行うことで、電源
電圧変化や処理内容によるクリティカルパスの入れ替わ
りに対応でき、ＬＳＩのより確実な動作を保証すること
ができる。
【００９３】また、複数の異なる周波数を持つＬＳＩに
おいて、各周波数の比率に応じた遅延時間調整ステップ
で遅延素子チェーン型位相差検出回路を構成すること
で、異なる周波数間の位相差を周波数に関係なく比較す
ることができる。
【図面の簡単な説明】
【図１】本発明に係るレプリカ回路を採用した電源電圧
制御装置の第１の実施形態を示す回路図である。
【図２】図１の位相差検出回路の動作波形を示すタイミ
ングチャートである。
【図３】本発明に係るレプリカ回路を採用した電源電圧
制御装置の第２の実施形態を示す回路図である。
【図４】本発明に係るレプリカ回路を採用した電源電圧
制御装置の第３の実施形態を示す回路図である。
【図５】第３の実施形態に係るパルス発生回路の構成例
を示す回路図である。
【図６】第３の実施形態に係る位相差検出回路の動作波
形を示すタイミングチャートである。
【図７】本発明に係るレプリカ回路を採用した電源電圧
制御装置の第４の実施形態を示す回路図である。
【図８】本発明に係るレプリカ回路を採用した電源電圧
制御装置の第５の実施形態を示す回路図である。
【符号の説明】
１０，１０ａ〜１０ｄ…電源電圧制御装置、１１…半導
体回路、１２，１２ａ，１２ｄ−１，１２ｄ−２，１２
ｄ−３…パルス発生回路（パルスジェネレータ）、１
３，１３ｄ−１，１３ｄ−２，１３ｄ−３…遅延誤差補
正回路、１４，１４ｃ−１〜１４ｃ−ｐ，１４ｄ−１，
１４ｄ−２，１４ｄ−３…クリティカルパスレプリカ回
路、１５，１５ａ，１５ｂ，１５ｄ−１，１５ｄ−２，
１５ｄ−３…位相差検出回路、１６，１６ａ〜１６ｄ…
エンコーダ、１７…制御回路、１８…電源電圧発生回
路，１５１，１５１−１，１５１−２，１５１−２…遅
延素子チェーン、１５２…遅延量の大きなゲート。

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 伝送パスを有し、電源電圧の供給を受け
    て動作する半導体回路と、 上記半導体回路のクリティカルパスと等価な電源電圧−
    遅延特性を有し、基準信号を伝播して上記半導体回路の
    クリティカルパスの遅延時間をモニターするレプリカ回
    路と、 上記レプリカ回路による遅延信号および上記基準信号を
    受けて、基準信号に対する遅延信号の位相差を検出する
    ための遅延時間モニターゲージを有し、検出結果を位相
    差情報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
    源電圧を発生して上記半導体回路およびレプリカ回路に
    供給する電圧制御回路とを有する電源電圧制御装置。
  2. 【請求項２】 上記半導体回路のクロックを基に数サイ
    クルごとに当該クロックの１サイクルと等しい長さのパ
    ルスを発生して上記基準信号として出力するパルス発生
    回路を有する請求項１記載の電源電圧制御装置。
  3. 【請求項３】 上記遅延時間モニターゲージは、複数の
    遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
    で示す請求項１記載の電源電圧制御装置。
  4. 【請求項４】 上記遅延時間モニターゲージは、複数の
    遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
    で示す請求項２記載の電源電圧制御装置。
  5. 【請求項５】 上記電圧制御回路は、上記位相差検出回
    路の遅延素子チェーンを遅延マージンとし、上記位相差
    情報を受けて当該遅延マージンを制御する請求項３記載
    の電源電圧制御装置。
  6. 【請求項６】 上記電圧制御回路は、上記位相差検出回
    路の遅延素子チェーンを遅延マージンとし、上記位相差
    情報を受けて当該遅延マージンを制御する請求項４記載
    の電源電圧制御装置。
  7. 【請求項７】 上記位相差検出回路は、上記レプリカ回
    路の上記クロックサイクルに対して、あらかじめ決めら
    れた遅延時間より長いまたは短い、過少電圧または過大
    電圧に相当する遅延時間のうち少なくとも一方の遅延時
    間を検出する検出手段を有する請求項２記載の電源電圧
    制御装置。
  8. 【請求項８】 上記位相差検出回路は、上記レプリカ回
    路の上記クロックサイクルに対して、あらかじめ決めら
    れた遅延時間より長いまたは短い、過少電圧または過大
    電圧に相当する遅延時間のうち少なくとも一方の遅延時
    間を検出する検出手段を有する請求項４記載の電源電圧
    制御装置。
  9. 【請求項９】 上記位相差検出回路は、上記レプリカ回
    路の上記クロックサイクルに対して、あらかじめ決めら
    れた遅延時間より長いまたは短い、過少電圧または過大
    電圧に相当する遅延時間のうち少なくとも一方の遅延時
    間を検出する検出手段を有する請求項６記載の電源電圧
    制御装置。
  10. 【請求項１０】 上記位相差検出回路は、上記遅延素子
    チェーンに対してさらに遅延ゲートが接続されており、 上記検出手段は、上記遅延ゲートの出力に基づいてあら
    かじめ決められた遅延時間より長い遅延時間を検出し、
    上記レプリカ回路の信号伝播路の途中のノードにおける
    信号に基づいてあらかじめ決められた遅延時間より短い
    遅延時間を検出する請求項８記載の電源電圧制御装置。
  11. 【請求項１１】 上記パルス発生回路は、半導体回路の
    クロックに対して位相の進んだクロックおよび位相の遅
    れたクロックを少なくとも一つ生成し、 上記検出手段は、上記位相の進んだクロックに基づいて
    あらかじめ決められた遅延時間より長い遅延時間を検出
    し、上記位相の遅れたクロックに基づいてあらかじめ決
    められた遅延時間より短い遅延時間を検出する請求項８
    記載の電源電圧制御装置。
  12. 【請求項１２】 伝送パスを有し、電源電圧の供給を受
    けて動作する半導体回路と、 上記半導体回路のクリティカルパスと等価な電源電圧−
    遅延特性を有し、基準信号を伝播して上記半導体回路の
    クリティカルパスの遅延時間をモニターするレプリカ回
    路と、 上記レプリカ回路による遅延信号および上記基準信号を
    受けて、基準信号に対する遅延信号の位相差を検出する
    ための遅延時間モニターゲージを有し、検出結果を位相
    差情報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
    源電圧を発生して上記半導体回路およびレプリカ回路に
    供給する電圧制御回路と、 上記レプリカ回路の基準信号の入力側または上記遅延信
    号の出力側のいずれかに配置され、クリティカルパスと
    の遅延誤差を補正可能な遅延誤差補正回路とを有する電
    源電圧制御装置。
  13. 【請求項１３】 上記半導体回路のクロックを基に数サ
    イクルごとに当該クロックの１サイクルと等しい長さの
    パルスを発生して上記基準信号として出力するパルス発
    生回路を有する請求項１２記載の電源電圧制御装置。
  14. 【請求項１４】 上記遅延時間モニターゲージは、複数
    の遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
    で示す請求項１２記載の電源電圧制御装置。
  15. 【請求項１５】 上記遅延時間モニターゲージは、複数
    の遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
    で示す請求項１３記載の電源電圧制御装置。
  16. 【請求項１６】 上記電圧制御回路は、上記位相差検出
    回路の遅延素子チェーンを遅延マージンとし、上記位相
    差情報を受けて当該遅延マージンを制御する請求項１４
    記載の電源電圧制御装置。
  17. 【請求項１７】 上記電圧制御回路は、上記位相差検出
    回路の遅延素子チェーンを遅延マージンとし、上記位相
    差情報を受けて当該遅延マージンを制御する請求項１５
    記載の電源電圧制御装置。
  18. 【請求項１８】 上記位相差検出回路は、上記レプリカ
    回路の上記クロックサイクルに対して、あらかじめ決め
    られた遅延時間より長いまたは短い、過少電圧または過
    大電圧に相当する遅延時間のうち少なくとも一方の遅延
    時間を検出する検出手段を有する請求項１３記載の電源
    電圧制御装置。
  19. 【請求項１９】 上記位相差検出回路は、上記レプリカ
    回路の上記クロックサイクルに対して、あらかじめ決め
    られた遅延時間より長いまたは短い、過少電圧または過
    大電圧に相当する遅延時間のうち少なくとも一方の遅延
    時間を検出する検出手段を有する請求項１５記載の電源
    電圧制御装置。
  20. 【請求項２０】 上記位相差検出回路は、上記レプリカ
    回路の上記クロックサイクルに対して、あらかじめ決め
    られた遅延時間より長いまたは短い、過少電圧または過
    大電圧に相当する遅延時間のうち少なくとも一方の遅延
    時間を検出する検出手段を有する請求項１７記載の電源
    電圧制御装置。
  21. 【請求項２１】 上記位相差検出回路は、上記遅延素子
    チェーンに対してさらに遅延ゲートが接続されており、 上記検出手段は、上記遅延ゲートの出力に基づいてあら
    かじめ決められた遅延時間より長い遅延時間を検出し、
    上記レプリカ回路の信号伝播路の途中のノードにおける
    信号に基づいてあらかじめ決められた遅延時間より短い
    遅延時間を検出する請求項１９記載の電源電圧制御装
    置。
  22. 【請求項２２】 上記パルス発生回路は、半導体回路の
    クロックに対して位相の進んだクロックおよび位相の遅
    れたクロックを少なくとも一つ生成し、 上記検出手段は、上記位相の進んだクロックに基づいて
    あらかじめ決められた遅延時間より長い遅延時間を検出
    し、上記位相の遅れたクロックに基づいてあらかじめ決
    められた遅延時間より短い遅延時間を検出する請求項１
    ９記載の電源電圧制御装置。
  23. 【請求項２３】 複数の伝送パスを有し、電源電圧の供
    給を受けて動作する半導体回路と、 それぞれ上記半導体回路のクリティカルパスと等価な電
    源電圧−遅延特性を有し、基準信号を伝播して上記半導
    体回路のクリティカルパスの遅延時間をモニターする複
    数のレプリカ回路と、 上記複数のレプリカ回路の出力からより遅延量の大きい
    レプリカ回路の出力信号を遅延信号として選択する選択
    手段と、 上記選択手段による遅延信号および上記基準信号を受け
    て、基準信号に対する遅延信号の位相差を検出するため
    の遅延時間モニターゲージを有し、検出結果を位相差情
    報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
    源電圧を発生して上記半導体回路およびレプリカ回路に
    供給する電圧制御回路とを有する電源電圧制御装置。
  24. 【請求項２４】 上記半導体回路のクロックを基に数サ
    イクルごとに当該クロックの１サイクルと等しい長さの
    パルスを発生して上記基準信号として出力するパルス発
    生回路を有する請求項２３記載の電源電圧制御装置。
  25. 【請求項２５】 複数の伝送パスを有し、電源電圧の供
    給を受けて動作する半導体回路と、 それぞれ上記半導体回路のクリティカルパスと等価な電
    源電圧−遅延特性を有し、基準信号を伝播して上記半導
    体回路のクリティカルパスの遅延時間をモニターする複
    数のレプリカ回路と、 上記複数のレプリカ回路の出力からより遅延量の大きい
    レプリカ回路の出力信号を遅延信号として選択する選択
    手段と、 上記選択手段による遅延信号および上記基準信号を受け
    て、基準信号に対する遅延信号の位相差を検出するため
    の遅延時間モニターゲージを有し、検出結果を位相差情
    報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
    源電圧を発生して上記半導体回路およびレプリカ回路に
    供給する電圧制御回路と、 上記レプリカ回路の基準信号の入力側または上記遅延信
    号の出力側のいずれかに配置され、クリティカルパスと
    の遅延誤差を補正可能な遅延誤差補正回路とを有する電
    源電圧制御装置。
  26. 【請求項２６】 上記半導体回路のクロックを基に数サ
    イクルごとに当該クロックの１サイクルと等しい長さの
    パルスを発生して上記基準信号として出力するパルス発
    生回路を有する請求項２５記載の電源電圧制御装置。
  27. 【請求項２７】 伝送パスを有し、電源電圧の供給を受
    けて複数の異なるクロック周波数で動作する半導体回路
    と、 上記半導体回路の各動作周波数ごとのクリティカルパス
    と等価な電源電圧−遅延特性を有し、基準信号を伝播し
    て上記半導体回路のクリティカルパスの遅延時間をモニ
    ターする複数のレプリカ回路と、 上記各レプリカ回路による遅延信号および上記基準信号
    を受けて、各周波数ごとのレプリカ回路のうち、クロッ
    クサイクルに対する遅延時間比率が最も大きい回路を検
    出する検出部と、 上記検出部の検出結果に基づいた値の電源電圧を発生し
    て上記半導体回路およびレプリカ回路に供給する電圧制
    御回路とを有する電源電圧制御装置。
  28. 【請求項２８】 上記検出部は、上記各レプリカ回路に
    よる遅延信号および上記基準信号を受けて、基準信号に
    対する遅延信号の位相差を検出するための遅延時間モニ
    ターゲージを有し、検出結果を位相差情報として出力す
    る各周波数系に対応した複数の位相差検出回路と、上記
    複数の位相差検出回路の出力に基づいて上記複数のレプ
    リカ回路のうちクロックサイクルに対する遅延比率の最
    も大きい回路を選択する選択手段とを有する請求項２７
    記載の電源電圧制御装置。
  29. 【請求項２９】 各周波数系におけるモニターゲージの
    遅延時間調整ステップ幅が、各周波数の比率に対応した
    ステップ幅で構成されている請求項２８記載の電源電圧
    制御装置。
  30. 【請求項３０】 伝送パスを有し、電源電圧の供給を受
    けて複数の異なるクロック周波数で動作する半導体回路
    と、 上記半導体回路の各動作周波数ごとのクリティカルパス
    と等価な電源電圧−遅延特性を有し、基準信号を伝播し
    て上記半導体回路のクリティカルパスの遅延時間をモニ
    ターする複数のレプリカ回路と、 上記各レプリカ回路による遅延信号および上記基準信号
    を受けて、各周波数ごとのレプリカ回路のうち、クロッ
    クサイクルに対する遅延時間比率が最も大きい回路を検
    出する検出部と、 上記検出部の検出結果に基づいた値の電源電圧を発生し
    て上記半導体回路およびレプリカ回路に供給する電圧制
    御回路と、 上記各レプリカ回路の基準信号の入力側または上記遅延
    信号の出力側のいずれかに配置され、クリティカルパス
    との遅延誤差を補正可能な複数の遅延誤差補正回路とを
    有する電源電圧制御装置。
  31. 【請求項３１】 上記検出部は、上記各レプリカ回路に
    よる遅延信号および上記基準信号を受けて、基準信号に
    対する遅延信号の位相差を検出するための遅延時間モニ
    ターゲージを有し、検出結果を位相差情報として出力す
    る各周波数系に対応した複数の位相差検出回路と、上記
    複数の位相差検出回路の出力に基づいて上記複数のレプ
    リカ回路のうちクロックサイクルに対する遅延比率の最
    も大きい回路を選択する選択手段とを有する請求項３０
    記載の電源電圧制御装置。
  32. 【請求項３２】 各周波数系におけるモニターゲージの
    遅延時間調整ステップ幅が、各周波数の比率に対応した
    ステップ幅で構成されている請求項３１記載の電源電圧
    制御装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001071445A1 (en) * 2000-03-17 2001-09-27 Sony Corporation Power supply control device, semiconductor device and method of driving semiconductor device
JP2004303882A (ja) * 2003-03-31 2004-10-28 Sony Corp 半導体装置
JP2006197585A (ja) * 2005-01-14 2006-07-27 Samsung Electronics Co Ltd 半導体装置の遅延調節回路、及び遅延調節方法
US7126400B2 (en) 2003-12-17 2006-10-24 Seiko Epson Corporation Delay adjustment circuit, integrated circuit device, and delay adjustment method
WO2008099878A1 (ja) * 2007-02-14 2008-08-21 Nec Corporation 半導体集積回路装置
JP2009200739A (ja) * 2008-02-20 2009-09-03 Panasonic Corp 半導体集積回路
JP2010534890A (ja) * 2007-07-26 2010-11-11 クゥアルコム・インコーポレイテッド 命令利用に基づいた、適応電圧スケーリングのための方法と装置
WO2011114416A1 (ja) * 2010-03-15 2011-09-22 ケイレックス・テクノロジー株式会社 半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システム
JP2013211416A (ja) * 2012-03-30 2013-10-10 Lapis Semiconductor Co Ltd 動作マージン制御回路、半導体装置、電子機器、及び動作マージン制御方法
KR20190075399A (ko) * 2017-12-21 2019-07-01 삼성전자주식회사 디지털 측정 회로 및 이를 이용한 메모리 시스템

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10020171A1 (de) * 2000-04-25 2001-10-31 Ericsson Telefon Ab L M Pulsdetektor
EP1176496A1 (en) * 2000-07-24 2002-01-30 Hewlett-Packard Company, A Delaware Corporation Voltage regulation in an integrated circuit
DE10128757B4 (de) * 2001-06-13 2005-03-03 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Regeln der Betriebsspannung einer Digitalschaltung
US7493149B1 (en) * 2002-03-26 2009-02-17 National Semiconductor Corporation Method and system for minimizing power consumption in mobile devices using cooperative adaptive voltage and threshold scaling
US20050075809A1 (en) * 2003-09-18 2005-04-07 Ewc Controls Incorporated Apparatus and method for detecting, filtering and conditioning AC voltage signals
US20070210846A1 (en) * 2006-03-10 2007-09-13 Himax Technologies, Inc. Inverter gate delay line with delay adjustment circuit
US7558334B2 (en) * 2006-09-01 2009-07-07 Panasonic Corporation Enhanced hybrid class-S modulator
US7467366B2 (en) * 2006-09-26 2008-12-16 International Business Machines Corporation Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components
JP2008141013A (ja) * 2006-12-01 2008-06-19 Matsushita Electric Ind Co Ltd 半導体装置
US8154335B2 (en) 2009-09-18 2012-04-10 Stmicroelectronics Pvt. Ltd. Fail safe adaptive voltage/frequency system
KR101297413B1 (ko) * 2012-02-24 2013-08-19 고려대학교 산학협력단 적응형 클럭 생성 장치 및 방법
US20140028364A1 (en) * 2012-07-27 2014-01-30 Lsi Corporation Critical path monitor hardware architecture for closed loop adaptive voltage scaling and method of operation thereof
FR2996005A1 (fr) * 2012-09-21 2014-03-28 Stmicroeletronics Sa Procede de conception d'un circuit electronique
JP6764299B2 (ja) * 2016-09-30 2020-09-30 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404520A (en) * 1979-06-25 1983-09-13 Rockwell International Corporation Differential absolute equalization measurement circuit
US4704574A (en) * 1986-08-26 1987-11-03 Rca Corporation Phase difference measurement apparatus and method
US5351000A (en) * 1993-07-30 1994-09-27 Hughes Aircraft Company Method of cancelling offset errors in phase detectors
US5761517A (en) * 1996-08-14 1998-06-02 International Business Machines Corporation System and method for reducing power consumption in high frequency clocked circuits

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924679B2 (en) 2000-03-17 2005-08-02 Sony Corporation Power supply control device, semiconductor device and method of driving semiconductor device
WO2001071445A1 (en) * 2000-03-17 2001-09-27 Sony Corporation Power supply control device, semiconductor device and method of driving semiconductor device
JP2004303882A (ja) * 2003-03-31 2004-10-28 Sony Corp 半導体装置
JP4501352B2 (ja) * 2003-03-31 2010-07-14 ソニー株式会社 半導体装置
US7126400B2 (en) 2003-12-17 2006-10-24 Seiko Epson Corporation Delay adjustment circuit, integrated circuit device, and delay adjustment method
JP2006197585A (ja) * 2005-01-14 2006-07-27 Samsung Electronics Co Ltd 半導体装置の遅延調節回路、及び遅延調節方法
US8004348B2 (en) 2007-02-14 2011-08-23 Nec Corporation Semiconductor circuit device controlling power source voltage
WO2008099878A1 (ja) * 2007-02-14 2008-08-21 Nec Corporation 半導体集積回路装置
JP5359279B2 (ja) * 2007-02-14 2013-12-04 日本電気株式会社 半導体集積回路装置
JP2010534890A (ja) * 2007-07-26 2010-11-11 クゥアルコム・インコーポレイテッド 命令利用に基づいた、適応電圧スケーリングのための方法と装置
US8725488B2 (en) 2007-07-26 2014-05-13 Qualcomm Incorporated Method and apparatus for adaptive voltage scaling based on instruction usage
JP2009200739A (ja) * 2008-02-20 2009-09-03 Panasonic Corp 半導体集積回路
WO2011114416A1 (ja) * 2010-03-15 2011-09-22 ケイレックス・テクノロジー株式会社 半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システム
JPWO2011114416A1 (ja) * 2010-03-15 2013-06-27 ケイレックス・テクノロジー株式会社 半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システム
JP2013211416A (ja) * 2012-03-30 2013-10-10 Lapis Semiconductor Co Ltd 動作マージン制御回路、半導体装置、電子機器、及び動作マージン制御方法
KR20190075399A (ko) * 2017-12-21 2019-07-01 삼성전자주식회사 디지털 측정 회로 및 이를 이용한 메모리 시스템
KR102540232B1 (ko) 2017-12-21 2023-06-02 삼성전자주식회사 디지털 측정 회로 및 이를 이용한 메모리 시스템

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