JPH11204649A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH11204649A JPH11204649A JP10004794A JP479498A JPH11204649A JP H11204649 A JPH11204649 A JP H11204649A JP 10004794 A JP10004794 A JP 10004794A JP 479498 A JP479498 A JP 479498A JP H11204649 A JPH11204649 A JP H11204649A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- buffer cell
- clock buffer
- power supply
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 電源電圧のノイズによるクロック信号の遅延
時間変動を抑制し得る半導体集積回路を提供する。 【解決手段】 回路１のクロック信号を配給するクロッ
クバッファセル２およびサブクロックバッファセル４の
電源は他の電源と分離し、専用の電源配線６から供給す
ることにより、入出力インタフェースセル等の他の回路
動作により発生する電源ノイズがバッファセル２ならび
に４の電源に与える影響を低減することが可能である。
バッファセル２ならびに４の遅延時間変動を抑制し、ク
ロック信号系のジッタを低減することができる。
時間変動を抑制し得る半導体集積回路を提供する。 【解決手段】 回路１のクロック信号を配給するクロッ
クバッファセル２およびサブクロックバッファセル４の
電源は他の電源と分離し、専用の電源配線６から供給す
ることにより、入出力インタフェースセル等の他の回路
動作により発生する電源ノイズがバッファセル２ならび
に４の電源に与える影響を低減することが可能である。
バッファセル２ならびに４の遅延時間変動を抑制し、ク
ロック信号系のジッタを低減することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック信号の
遅延時間変動を抑制し得る半導体集積回路に関する。
遅延時間変動を抑制し得る半導体集積回路に関する。
【０００２】
【従来の技術】図４はクロック信号を回路に配給する従
来の半導体集積回路の一構成例を示す図である。
来の半導体集積回路の一構成例を示す図である。
【０００３】図４において、半導体集積回路１０１で
は、回路の周辺部に配置されたクロックバッファセル１
０２から内部回路１０３にクロック網１０４を介してク
ロック信号が配給されている。クロックバッファ１０２
には、ＰＬＬ（フェーズ・ロックド・ループ）セル１０
５から入力が与えられ、クロック網１０４の最終端のク
ロック信号がＰＬＬセル１０５に与えられ、これにより
プロセスのばらつきや温度変化等によるクロック信号の
位相変動を抑制するようにしている。
は、回路の周辺部に配置されたクロックバッファセル１
０２から内部回路１０３にクロック網１０４を介してク
ロック信号が配給されている。クロックバッファ１０２
には、ＰＬＬ（フェーズ・ロックド・ループ）セル１０
５から入力が与えられ、クロック網１０４の最終端のク
ロック信号がＰＬＬセル１０５に与えられ、これにより
プロセスのばらつきや温度変化等によるクロック信号の
位相変動を抑制するようにしている。
【０００４】一方、クロックバッファセル１０２は、外
部と内部回路１０３とのインターフェースとなる入出力
インターフェースセル１０６とともに回路１０１の周辺
部に配置されているため、クロックバッファセル１０２
に電源を供給する電源線は、回路１０１の周辺部に配線
されて入出力インターフェースセル１０６に電源を供給
する電源線１０７と共通化されている。このため、入出
力インターフェースセル１０６の多数が同時にスイッチ
ングした際に電源線１０７にノイズが発生し、この電源
電圧のノイズが電源線１０７を共通にしているクロック
バッファセル１０２に影響を与え、クロックバッファセ
ル１０２から出力されるクロック信号の遅延時間が変動
していた。このような電源ノイズによるクロック信号の
遅延時間変動は、ダイナミックな変化であるためＰＬＬ
セル１０５を用いても補償することはできず、クロック
信号のジッタが増大して、回路全体としての性能低下を
引き起こしていた。
部と内部回路１０３とのインターフェースとなる入出力
インターフェースセル１０６とともに回路１０１の周辺
部に配置されているため、クロックバッファセル１０２
に電源を供給する電源線は、回路１０１の周辺部に配線
されて入出力インターフェースセル１０６に電源を供給
する電源線１０７と共通化されている。このため、入出
力インターフェースセル１０６の多数が同時にスイッチ
ングした際に電源線１０７にノイズが発生し、この電源
電圧のノイズが電源線１０７を共通にしているクロック
バッファセル１０２に影響を与え、クロックバッファセ
ル１０２から出力されるクロック信号の遅延時間が変動
していた。このような電源ノイズによるクロック信号の
遅延時間変動は、ダイナミックな変化であるためＰＬＬ
セル１０５を用いても補償することはできず、クロック
信号のジッタが増大して、回路全体としての性能低下を
引き起こしていた。
【０００５】
【発明が解決しようとする課題】以上説明したように、
クロック信号回路の電源系を他の回路の電源系と共通化
している従来の半導体集積回路にあっては、他の回路の
電源系で発生した電源ノイズがクロック信号回路の動作
に影響を及ぼし、クロック信号の遅延時間が変動すると
いった不具合を招いていた。
クロック信号回路の電源系を他の回路の電源系と共通化
している従来の半導体集積回路にあっては、他の回路の
電源系で発生した電源ノイズがクロック信号回路の動作
に影響を及ぼし、クロック信号の遅延時間が変動すると
いった不具合を招いていた。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、電源電圧のノ
イズによるクロック信号の遅延時間変動を抑制し得る半
導体集積回路を提供することにある。
たものであり、その目的とするところは、電源電圧のノ
イズによるクロック信号の遅延時間変動を抑制し得る半
導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、チップの内部回路にクロッ
ク信号を配給するクロックバッファセルに電源を専用に
供給する専用電源供給線を有し、前記クロックバッファ
セルの一部又は全部は、前記内部回路と外部とのインタ
ーフェースとなる入出力回路が配置された前記チップの
周辺部に配置され、前記専用電源供給線は、前記チップ
周辺部に配置された前記入出力回路ならびに前記クロッ
クバッファセル上に配線されてなることを特徴とする。
に、請求項１記載の発明は、チップの内部回路にクロッ
ク信号を配給するクロックバッファセルに電源を専用に
供給する専用電源供給線を有し、前記クロックバッファ
セルの一部又は全部は、前記内部回路と外部とのインタ
ーフェースとなる入出力回路が配置された前記チップの
周辺部に配置され、前記専用電源供給線は、前記チップ
周辺部に配置された前記入出力回路ならびに前記クロッ
クバッファセル上に配線されてなることを特徴とする。
【０００８】請求項２記載の発明は、請求項１記載の半
導体集積回路において、前記クロックバッファセルの一
部及びこのクロックバッファセルに電源を専用に供給す
る専用電源供給線は、前記チップの内部回路内に設けら
れてなることを特徴とする。
導体集積回路において、前記クロックバッファセルの一
部及びこのクロックバッファセルに電源を専用に供給す
る専用電源供給線は、前記チップの内部回路内に設けら
れてなることを特徴とする。
【０００９】請求項３記載の発明は、バイアス信号に応
じて定電流を出力する定電流回路を備え、この定電流回
路から出力される定電流を受けて動作しチップの内部回
路にクロック信号を配給するクロックバッファセルと、
前記定電流回路にバイアス信号を供給する定電流バイア
ス供給回路を有することを特徴とする。
じて定電流を出力する定電流回路を備え、この定電流回
路から出力される定電流を受けて動作しチップの内部回
路にクロック信号を配給するクロックバッファセルと、
前記定電流回路にバイアス信号を供給する定電流バイア
ス供給回路を有することを特徴とする。
【００１０】請求項４記載の発明は、請求項３記載の半
導体集積回路において、前記クロックバッファセルの一
部又は全部は、前記内部回路と外部とのインターフェー
スとなる入出力回路が配置された前記チップの周辺部に
配置され、バイアス信号配線は、前記チップ周辺部に配
置された前記入出力回路ならびに前記クロックバッファ
セル上に配線されてなることを特徴とする。
導体集積回路において、前記クロックバッファセルの一
部又は全部は、前記内部回路と外部とのインターフェー
スとなる入出力回路が配置された前記チップの周辺部に
配置され、バイアス信号配線は、前記チップ周辺部に配
置された前記入出力回路ならびに前記クロックバッファ
セル上に配線されてなることを特徴とする。
【００１１】請求項５記載の発明は、請求項４記載の半
導体集積回路において、前記クロックバッファセルの一
部及びこのクロックバッファセルにバイアス信号を供給
するバイアス信号配線は、前記チップの内部回路内に設
けられてなることを特徴とする。
導体集積回路において、前記クロックバッファセルの一
部及びこのクロックバッファセルにバイアス信号を供給
するバイアス信号配線は、前記チップの内部回路内に設
けられてなることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１３】図１は請求項１又は２記載の発明の一実施
形態に係わる半導体集積回路の構成を示す図である。
形態に係わる半導体集積回路の構成を示す図である。
【００１４】図１において、半導体集積回路１は、例え
ばゲートアレー方式あるいはスタンダードセル方式によ
り構築されており、回路１の周辺部に配置されたクロッ
クバッファセル２から内部回路３にクロック信号が配給
されている。内部回路３には、クロックバッファセル２
から出力されたクロック信号を受けるサブクロックバッ
ファセル４が複数設けられ、このサブクロックバッファ
セル４を介してクロックバッファセル２から出力された
クロック信号がクロック網（図示せず）を介して内部回
路３のそれぞれの回路に配給されている。クロック信号
系の初段のクロックバッファセル２の入力と最終段のサ
ブクロックバッファ４の出力との間にはＰＬＬ（フェー
ズ・ロックド・ループ）セル５が挿入され、このＰＬＬ
セル５によりクロック信号のスタティック的な位相変動
要因に対して補償を行っている。
ばゲートアレー方式あるいはスタンダードセル方式によ
り構築されており、回路１の周辺部に配置されたクロッ
クバッファセル２から内部回路３にクロック信号が配給
されている。内部回路３には、クロックバッファセル２
から出力されたクロック信号を受けるサブクロックバッ
ファセル４が複数設けられ、このサブクロックバッファ
セル４を介してクロックバッファセル２から出力された
クロック信号がクロック網（図示せず）を介して内部回
路３のそれぞれの回路に配給されている。クロック信号
系の初段のクロックバッファセル２の入力と最終段のサ
ブクロックバッファ４の出力との間にはＰＬＬ（フェー
ズ・ロックド・ループ）セル５が挿入され、このＰＬＬ
セル５によりクロック信号のスタティック的な位相変動
要因に対して補償を行っている。
【００１５】回路１の周辺部に配置されたクロックバッ
ファセル２の電源は、他の回路、例えば回路１の周辺部
に配置された入出力インターフェースセル（図示せず）
の電源系と分離されており、クロックバッファセル２に
電源を供給するクロックバッファセル専用の電源配線６
が回路１の周辺部のクロックバッファセル２ならびに入
出力インターフェースセル上に配線され、この専用の電
源配線６からクロックバッファセル２に電源が供給され
ている。この電源配線６には、回路１の周辺部に設けら
れた専用の電源パッド７を介して外部から所定の電源が
与えられている。また、内部回路３には、サブクロック
バッファ４に専用に電源を供給する電源配線６が配線さ
れ、この電源配線６は回路１の周辺部に配線された電源
配線６に接続され、サブクロックバッファ４は専用の電
源配線６から電源を供給されている。したがって、この
半導体集積回路１においてクロック信号を配給するクロ
ック信号回路となるクロックバッファセル２ならびにサ
ブクロックバッファセル４の電源は、他の電源と分離さ
れて専用の電源配線６から供給されている。
ファセル２の電源は、他の回路、例えば回路１の周辺部
に配置された入出力インターフェースセル（図示せず）
の電源系と分離されており、クロックバッファセル２に
電源を供給するクロックバッファセル専用の電源配線６
が回路１の周辺部のクロックバッファセル２ならびに入
出力インターフェースセル上に配線され、この専用の電
源配線６からクロックバッファセル２に電源が供給され
ている。この電源配線６には、回路１の周辺部に設けら
れた専用の電源パッド７を介して外部から所定の電源が
与えられている。また、内部回路３には、サブクロック
バッファ４に専用に電源を供給する電源配線６が配線さ
れ、この電源配線６は回路１の周辺部に配線された電源
配線６に接続され、サブクロックバッファ４は専用の電
源配線６から電源を供給されている。したがって、この
半導体集積回路１においてクロック信号を配給するクロ
ック信号回路となるクロックバッファセル２ならびにサ
ブクロックバッファセル４の電源は、他の電源と分離さ
れて専用の電源配線６から供給されている。
【００１６】これにより、入出力インターフェースセル
等の他の回路の動作により発生する電源ノイズがクロッ
クバッファセル２ならびにサブクロックバッファセル４
の電源に与える影響を低減することが可能となり、クロ
ックバッファセル２ならびにサブクロックバッファセル
４の遅延時間変動を抑制することができ、クロック信号
系のジッタを低減することができる。
等の他の回路の動作により発生する電源ノイズがクロッ
クバッファセル２ならびにサブクロックバッファセル４
の電源に与える影響を低減することが可能となり、クロ
ックバッファセル２ならびにサブクロックバッファセル
４の遅延時間変動を抑制することができ、クロック信号
系のジッタを低減することができる。
【００１７】図２は請求項３，４又は５記載の発明の一
実施形態に係わる半導体集積回路の構成を示す図であ
る。
実施形態に係わる半導体集積回路の構成を示す図であ
る。
【００１８】図２において、半導体集積回路１１は、例
えばゲートアレー方式あるいはスタンダードセル方式に
より構築されており、回路１１の周辺部に配置されたク
ロックバッファセル１２から内部回路１３にクロック網
１４を介してクロック信号が配給されている。クロック
信号回路の初段のクロックバッファセル１２の入力とク
ロック網１４の最終端との間にはＰＬＬ（フェーズ・ロ
ックド・ループ）セル５が挿入され、このＰＬＬセル１
５によりクロック信号のスタティック的な位相変動要因
に対して補償を行っている。
えばゲートアレー方式あるいはスタンダードセル方式に
より構築されており、回路１１の周辺部に配置されたク
ロックバッファセル１２から内部回路１３にクロック網
１４を介してクロック信号が配給されている。クロック
信号回路の初段のクロックバッファセル１２の入力とク
ロック網１４の最終端との間にはＰＬＬ（フェーズ・ロ
ックド・ループ）セル５が挿入され、このＰＬＬセル１
５によりクロック信号のスタティック的な位相変動要因
に対して補償を行っている。
【００１９】クロックバッファセル１２は、図３に示す
ように構成されている。図３において、クロックバッフ
ァセル１２は、ＰチャネルのＦＥＴ（電界効果トランジ
スタ）とＮチャネルのＦＥＴとからなるインバータ回路
１６が縦続接続されてなり、インバータ回路１６は、定
電流回路１７を介して高位電源ならびに低位電源に接続
され、それぞれ対応した定電流が供給されている。定電
流回路１７は、例えばゲート端子にバイアス信号が与え
られてそれぞれ対応する高位電源又は低位電源とインバ
ータ回路１６のそれぞれ対応するＰチャネル又はＮチャ
ネルＦＥＴのソース端子との間に接続されたＦＥＴで構
成され、バイアス信号のレベルに応じて定電流を供給す
る。定電流回路１７のバイアス信号は、回路１１の周辺
部に設けられた定電流バイアス回路１８から回路の周辺
部に配置されたクロックバッファセル１２ならびに入出
力インターフェースセル（図示せず）上に配線されたバ
イアス信号線１９を介してそれぞれのクロックバッファ
セル１２の定電流回路１７に与えられる。定電流回路１
７は、大きな出力電流を供給する必要はないので、構成
の大型化を招くことは回避できる。なお、定電流回路１
７に接続されている高位電源ならびに低位電源は、回路
１１の他の回路に電源を供給している電源からなる。
ように構成されている。図３において、クロックバッフ
ァセル１２は、ＰチャネルのＦＥＴ（電界効果トランジ
スタ）とＮチャネルのＦＥＴとからなるインバータ回路
１６が縦続接続されてなり、インバータ回路１６は、定
電流回路１７を介して高位電源ならびに低位電源に接続
され、それぞれ対応した定電流が供給されている。定電
流回路１７は、例えばゲート端子にバイアス信号が与え
られてそれぞれ対応する高位電源又は低位電源とインバ
ータ回路１６のそれぞれ対応するＰチャネル又はＮチャ
ネルＦＥＴのソース端子との間に接続されたＦＥＴで構
成され、バイアス信号のレベルに応じて定電流を供給す
る。定電流回路１７のバイアス信号は、回路１１の周辺
部に設けられた定電流バイアス回路１８から回路の周辺
部に配置されたクロックバッファセル１２ならびに入出
力インターフェースセル（図示せず）上に配線されたバ
イアス信号線１９を介してそれぞれのクロックバッファ
セル１２の定電流回路１７に与えられる。定電流回路１
７は、大きな出力電流を供給する必要はないので、構成
の大型化を招くことは回避できる。なお、定電流回路１
７に接続されている高位電源ならびに低位電源は、回路
１１の他の回路に電源を供給している電源からなる。
【００２０】このような実施形態にあっては、クロック
バッファセル１２と電源を共通とする他の回路の動作に
より発生した電源ノイズは定電流回路１７により遮断さ
れクロックバッファセル１２に与えられることは回避さ
れる。これにより、クロックバッファセル１２に供給さ
れる電源は安定化され、電源電圧の変動によりクロック
信号の遅延時間変動を低減することができる。また、プ
ロセスや温度変化等に連動してバイアス信号を変化させ
ることによりプロセスや温度変化等よるクロック信号の
遅延時間変動を低減することができる。
バッファセル１２と電源を共通とする他の回路の動作に
より発生した電源ノイズは定電流回路１７により遮断さ
れクロックバッファセル１２に与えられることは回避さ
れる。これにより、クロックバッファセル１２に供給さ
れる電源は安定化され、電源電圧の変動によりクロック
信号の遅延時間変動を低減することができる。また、プ
ロセスや温度変化等に連動してバイアス信号を変化させ
ることによりプロセスや温度変化等よるクロック信号の
遅延時間変動を低減することができる。
【００２１】上記実施形態にあっては、図１に示す実施
形態と同様に内部回路１３に定電流回路を備えたサブク
ロックバッファとこのサブクロックバッファにバイアス
信号を配給するバイアス信号線を設けるようにしてもよ
い。
形態と同様に内部回路１３に定電流回路を備えたサブク
ロックバッファとこのサブクロックバッファにバイアス
信号を配給するバイアス信号線を設けるようにしてもよ
い。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、クロックバッファセルに専用の電源配線を設けるよ
うにし、又は定電流回路を備えたクロックバッファセル
を採用することにより、電源ノイズによるクロック信号
の遅延時間変動を低減することが可能となり、遅延時間
変動からのクロック信号系のジッタを低減することがで
きる。
ば、クロックバッファセルに専用の電源配線を設けるよ
うにし、又は定電流回路を備えたクロックバッファセル
を採用することにより、電源ノイズによるクロック信号
の遅延時間変動を低減することが可能となり、遅延時間
変動からのクロック信号系のジッタを低減することがで
きる。
【図１】請求項１又は２記載の発明の一実施形態に係わ
る半導体集積回路の構成を示す図である。
る半導体集積回路の構成を示す図である。
【図２】請求項３，４又は５記載の発明の一実施形態に
係わる半導体集積回路の構成を示す図である。
係わる半導体集積回路の構成を示す図である。
【図３】図２に示すクロックバッファセルの構成を示す
図である。
図である。
【図４】クロックバッファセルから内部回路にクロック
信号を配給する従来の半導体集積回路の構成を示す図で
ある。
信号を配給する従来の半導体集積回路の構成を示す図で
ある。
１，１１ 半導体集積回路 ２，１２ クロックバッファセル ３，１３ 内部回路 ４ サブクロックバッファセル ５，１５ ＰＬＬセル ６ クロックバッファセル専用の電源配線 ７ 電源パッド １４ クロック網 １６ インバータ回路 １７ 定電流回路 １８ 定電流バイアス回路 １９ バイアス信号線
Claims (5)
- 【請求項１】 チップの内部回路にクロック信号を配給
するクロックバッファセルに電源を専用に供給する専用
電源供給線を有し、前記クロックバッファセルの一部又
は全部は、前記内部回路と外部とのインターフェースと
なる入出力回路が配置された前記チップの周辺部に配置
され、前記専用電源供給線は、前記チップ周辺部に配置
された前記入出力回路ならびに前記クロックバッファセ
ル上に配線されてなることを特徴とする半導体集積回
路。 - 【請求項２】 前記クロックバッファセルの一部及びこ
のクロックバッファセルに電源を専用に供給する専用電
源供給線は、前記チップの内部回路内に設けられてなる
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 バイアス信号に応じて定電流を出力する
定電流回路を備え、この定電流回路から出力される定電
流を受けて動作しチップの内部回路にクロック信号を配
給するクロックバッファセルと、 前記定電流回路にバイアス信号を供給する定電流バイア
ス供給回路を有することを特徴とする半導体集積回路。 - 【請求項４】 前記クロックバッファセルの一部又は全
部は、前記内部回路と外部とのインターフェースとなる
入出力回路が配置された前記チップの周辺部に配置さ
れ、バイアス信号配線は、前記チップ周辺部に配置され
た前記入出力回路ならびに前記クロックバッファセル上
に配線されてなることを特徴とする請求項３記載の半導
体集積回路。 - 【請求項５】 前記クロックバッファセルの一部及びこ
のクロックバッファセルにバイアス信号を供給するバイ
アス信号配線は、前記チップの内部回路内に設けられて
なることを特徴とする請求項４記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004794A JPH11204649A (ja) | 1998-01-13 | 1998-01-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004794A JPH11204649A (ja) | 1998-01-13 | 1998-01-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204649A true JPH11204649A (ja) | 1999-07-30 |
Family
ID=11593694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10004794A Pending JPH11204649A (ja) | 1998-01-13 | 1998-01-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204649A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707328B2 (en) | 1999-12-28 | 2004-03-16 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
| WO2007050882A2 (en) * | 2005-10-26 | 2007-05-03 | Intel Corporation | A clocking architecture using a bi-directional reference clock |
| US7334210B2 (en) | 2003-11-04 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method of designing the same |
| US7603579B2 (en) | 2005-05-10 | 2009-10-13 | Nec Electronics Corporation | Semiconductor chip and semiconductor integrated circuit device for relaying a reference clock from one hard macro to another |
| US8030797B2 (en) | 2007-09-07 | 2011-10-04 | Nec Corporation | Apparatus, circuit and method of wiring for supplying power |
| JP2017183944A (ja) * | 2016-03-29 | 2017-10-05 | 国立研究開発法人産業技術総合研究所 | 固有情報生成装置 |
-
1998
- 1998-01-13 JP JP10004794A patent/JPH11204649A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707328B2 (en) | 1999-12-28 | 2004-03-16 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
| US7081778B2 (en) | 1999-12-28 | 2006-07-25 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
| US7334210B2 (en) | 2003-11-04 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method of designing the same |
| US7603579B2 (en) | 2005-05-10 | 2009-10-13 | Nec Electronics Corporation | Semiconductor chip and semiconductor integrated circuit device for relaying a reference clock from one hard macro to another |
| WO2007050882A2 (en) * | 2005-10-26 | 2007-05-03 | Intel Corporation | A clocking architecture using a bi-directional reference clock |
| WO2007050882A3 (en) * | 2005-10-26 | 2007-10-04 | Intel Corp | A clocking architecture using a bi-directional reference clock |
| GB2445698A (en) * | 2005-10-26 | 2008-07-16 | Intel Corp | A clocking architecture using a bi-directional reference clock |
| US7555670B2 (en) | 2005-10-26 | 2009-06-30 | Intel Corporation | Clocking architecture using a bidirectional clock port |
| GB2445698B (en) * | 2005-10-26 | 2010-11-03 | Intel Corp | A clocking architecture using a bi-directional reference clock |
| US8030797B2 (en) | 2007-09-07 | 2011-10-04 | Nec Corporation | Apparatus, circuit and method of wiring for supplying power |
| JP2017183944A (ja) * | 2016-03-29 | 2017-10-05 | 国立研究開発法人産業技術総合研究所 | 固有情報生成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3557275B2 (ja) | 半導体集積回路装置及びマイクロコンピュータ | |
| US8120410B2 (en) | Adaptive control of power supply for integrated circuits | |
| US6489833B1 (en) | Semiconductor integrated circuit device | |
| US6429698B1 (en) | Clock multiplexer circuit with glitchless switching | |
| JP2000357954A (ja) | 遅延線用の周波数レンジトリミング | |
| JP2000216338A (ja) | 電源電圧制御装置 | |
| US20050110522A1 (en) | Multistage dynamic domino circuit with internally generated delay reset clock | |
| US20100244937A1 (en) | Compensation Techniques for Reducing Power Consumption in Digital Circuitry | |
| US6420920B1 (en) | Method and apparatus for phase-splitting a clock signal | |
| US6714058B2 (en) | Reduced jitter clock generator circuit and method for applying properly phased clock signals to clocked devices | |
| JPH11204649A (ja) | 半導体集積回路 | |
| US6570423B1 (en) | Programmable current source adjustment of leakage current for phase locked loop | |
| US6316991B1 (en) | Out-of-calibration circuits and methods and systems using the same | |
| JPH10214131A (ja) | クロック機構 | |
| US7224203B2 (en) | Analog voltage distribution on a die using switched capacitors | |
| JPH07264056A (ja) | 集積化ディジタル回路 | |
| JP3052894B2 (ja) | 半導体集積回路の性能ばらつき補償方法および回路 | |
| US6335650B1 (en) | Method and apparatus for adjusting time delays in circuits with multiple operating supply voltages | |
| JPH103784A (ja) | 半導体装置 | |
| JPH09199999A (ja) | ディジタルｐｌｌ回路 | |
| JP3917985B2 (ja) | 半導体集積回路装置及びマイクロコンピュータ | |
| KR19980014004A (ko) | 램버스 동적 반도체 메모리 장치 | |
| JPH0519876A (ja) | 半導体集積回路装置 | |
| JP3038959B2 (ja) | 音声信号処理用集積回路 | |
| JP2000349606A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040922 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050606 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050721 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050902 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071108 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20101116 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20101116 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |