JP2017183944A - 固有情報生成装置 - Google Patents

Abstract

【課題】線形帰還シフトレジスタの構造を模した回路を用いて、その構成回路素子の物理的特性に基づき複製困難な固有情報を生成するに際し、電源電圧が変動しても再現性良く固有情報を生成する。【解決手段】ＰＬ-ＰＵＦ回路１１は、ＰＬ（Ｐｓｅａｄｏ−ＬＦＳＲ）-ＰＵＦ（物理複製困難関数）の技術に基づき、ＬＦＳＲ（線形帰還シフトレジスタ）の構造を模した回路を用いて、その構成回路素子の物理的特性に基づき複製困難な複数ビットの固有情報を生成する。応答取得タイミング生成回路１２は、ＰＬ-ＰＵＦ回路に電源電圧を供給する電源電圧源１３から同じ電源電圧が供給されて動作し、応答取得タイミング信号を生成してＰＬ-ＰＵＦ回路に供給し、その動作を制御する。ＰＬ-ＰＵＦ回路の電源電圧が変動した場合、応答取得タイミング生成回路の電源電圧も同じ値変動するため、応答の変化が抑制され、生成される固有情報の誤り率を低減する。【選択図】図１

Description

本発明は固有情報生成装置に係り、特に物理的特性に基づき複製困難な固有情報を生成する固有情報生成装置に関する。

従来、電子デバイスの真贋判定などのために、物理的特性に基づき複製困難な固有情報を生成するＰＵＦ(Physically Unclonable Function：物理複製困難関数)の技術を用いることが知られている（例えば、特許文献１参照）。

すなわち、ＰＵＦの技術に基づく回路（以下、ＰＵＦ回路）では、同じレイアウト構成で同一の製造工程で製造された回路であっても、制御不能な製造ばらつきによりＰＵＦ回路個々の物理的特性（伝送信号遅延時間、配線容量、素子特性その他）が僅かに異なることを利用し、任意の複数ビットの入力（チャレンジと呼ぶ）に対し、物理的特性に基づいて生成した１〜数ビットの出力（レスポンスと呼ぶ）を返す処理を、チャレンジのパターンを変えながら複数回繰り返して、複数ビットのレスポンスからなる応答を生成する。

このチャレンジとレスポンスの関係は、同一のＰＵＦ回路では同じチャレンジに対し常に同一のレスポンスを返すという再現性がある。一方、回路構成が同じでも異なるＰＵＦ回路では物理的特性が異なるため、それらの間では同じチャレンジに対して互いに相関の無いレスポンスを返すというランダム性（ユニーク性）がある。上記の物理的特性の相違は、前述したように制御不能な製造ばらつきに基づくもので複製困難である。従って、ＰＵＦ回路の出力であるレスポンスは、複製困難な固有情報（ＩＤ）として用いることができる。

これにより、例えば半導体集積回路その他の電子デバイスにＰＵＦ回路を実装した場合は、実装したＰＵＦ回路に既知のチャレンジを入力した場合に出力されるレスポンスは、その電子デバイスの固有情報となるため、チャレンジを入力した場合に得られるレスポンスが本来の値の固有情報であるか否か、予め登録した本来の値の固有情報と比較することで、その電子デバイスの真贋判定などに使用することができる。このようなＰＵＦ回路が生成する固有情報は、人間の指紋のような生体情報に喩えられる。

しかしながら、上記のＰＵＦ回路は物理的特性のばらつきを利用して同一の回路構成から異なる応答を得ようとする特性上、複数ビットの応答（固有情報）を生成する場合には、それ以上のビット数のチャレンジが必要となり、スループットが低いという問題がある。そこで、この問題を解決するため、ＬＦＳＲ(Linear Feedback Shift Register：線形帰還シフトレジスタ)の構造を模したＰｓｅｕｄｏ-ＬＦＳＲ ＰＵＦ(以下、ＰＬ-ＰＵＦ)が提案されている（例えば、非特許文献１参照）。

図８は、ＰＬ-ＰＵＦ回路の一例の回路図を示す。同図に示すＰＬ-ＰＵＦの技術に基づくＰＬ-ＰＵＦ回路は、矩形で示す１２８個のコア回路１００と３個の加算器２００とにより、帰還多項式「ｘ¹²⁸＋ｘ¹²⁶＋ｘ¹⁰¹＋ｘ⁹⁹＋１」を満足するＬＦＳＲを模した回路構成とされている。コア回路１００は、２入力１出力のセレクタ１０１の一方の入力端子にインバータ１０２の出力端子が接続された構成である。セレクタ１０１はセレクト信号として発振動作／停止用制御信号が入力され、２つの入力端子のうちの一方の入力端子に前段のコア回路１００又は加算器２００からの信号Ｄｉｎがインバータ１０２を介して供給され、他方の入力端子に１２８ビットのチャレンジの１ビットＤｉｎｉｔが入力される。

ＰＬ-ＰＵＦ回路は、カウンタ（図示せず）からのタイミング制御信号により各コア回路１００のセレクタ１０１を、入力信号をそのまま出力する導通状態に制御することで全体として線形帰還シフトレジスタを模したリング回路を構成して発振動作を開始し、その後カウンタが外部クロックを一定数カウントした時点（すなわち、一定時間発振した時点）で出力されるタイミング制御信号により各コア回路１００のセレクタ１０１を遮断状態に制御してフィードバックループが断たれることで発振動作を停止すると共に、そのときの各コア回路１００のレスポンスをレジスタに保持する。

このようにして、一定時間発振した時に各コア回路１００の出力値Ｄ[1]〜Ｄ[128]は、コア回路１００及び加算器２００並びにそれらを結線する信号線などの物理的特性に基づき決定されるが、その物理的特性は不可避に発生する制御不能な製造ばらつきによるＰＬ-ＰＵＦ回路特有の値である。従って、ＰＬ-ＰＵＦ回路は、出力値Ｄ[1]〜Ｄ[128]を複製困難な固有情報（応答）として出力する。このＰＬ-ＰＵＦ回路では、動作させる発振時間（サイクル数）を変えることで出力値が変化する。図８のＰＬ-ＰＵＦ回路では１２８ビットの入力（チャレンジ）から１２８ビットの出力値（レスポンス）が得られ、例えば動作周波数２４ＭＨｚで３Ｇｂｐｓ以上の高スループットが得られる。

特開２０１１−１９８３１７号公報

Yohei Hori et al.,"Pseudo-LFSR PUF:A Compact,Efficient and Reliable Physical Unclonable Function",in Proc.ReConFig2011,pp.223-228,2011

ここで、ＰＬ-ＰＵＦ回路を構成するコア回路１００及び加算器２００及びそれらを結線する信号線等からなるリング構造の回路素子の物理的特性が、不可避的に発生する制御不能な製造ばらつきにより複数のＰＬ-ＰＵＦ回路の間では僅かに異なるが、同一のＰＬ-ＰＵＦ回路では同じチャレンジに対し常に同一の固有情報を出力する（再現性がある）。しかしながら、ＰＬ-ＰＵＦ回路の電源電圧が変動すると、その動作速度が変化し、発振信号と制御信号との間の同期がずれる結果、同一のＰＬ-ＰＵＦ回路に同じチャレンジを入力したとしても電源電圧変動前と同じ値の本来の固有情報（レスポンス）が得られず（再現性が得られず）、出力された固有情報に誤りが発生する。図９は、ＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例の特性図を示す。図９に示すように、電源電圧が１０ｍＶ変動すると、４６.５％の誤り率が出力された固有情報を発生する。

そこで、誤り率低減のためにＰＬ-ＰＵＦ回路の電源電圧の変動対策が重要となる。電源電圧の変動対策として従来知られている方法の一つとして、アナログ回路等で電源電圧変動を検出し、その検出結果を電源電圧を補償する回路にフィードバックする方法がある。しかし、この方法ではフィードバックに要する遅延が小さくないので、ＰＬ-ＰＵＦ回路のような厳密なタイミング制御を必要とする回路には適用できない。

また、特開２００５−２６９１９６号公報に記載されているような、タイミング生成回路を電源下に置くことで電源電圧の変動対策を行う構成も知られている。しかし、この変動対策の目的は、クロックのタイミングを変化させることにより、電磁波放射のスペクトルを分散することで、上記スペクトルの特定の周波数への集中を回避することにあり、回路動作の安定化や性能向上の目的はない。また、電磁波放射のスペクトル分散はただ無闇に分散してしまえばいいだけであるため、ＰＬ-ＰＵＦ回路の電源電圧の変動対策として使用するのは不適当である。

本発明は以上の点に鑑みなされたもので、線形帰還シフトレジスタの構造を模した回路を用いて、その構成回路素子の物理的特性に基づき複製困難な固有情報を生成するに際し、電源電圧が変動しても再現性良く固有情報を生成し得る固有情報生成装置を提供することを目的とする。

上記の目的を達成するため、本発明の固有情報生成装置は、線形帰還シフトレジスタの構造を模した回路構成により、その構成回路素子の物理的特性に基づく複製困難な複数ビットの固有情報を生成して出力する情報生成回路と、情報生成回路に対して生成した第１及び第２のタイミング信号を供給し、情報生成回路の動作開始から任意の設定時間経過した動作時点における生成固有情報を情報生成回路に保持させるタイミング生成回路と、情報生成回路及びタイミング生成回路に対してそれぞれ共通の動作用電源電圧を供給する電源電圧源とを備えることを特徴とする。

ここで、本発明における上記の情報生成回路は、第１のタイミング信号により発振動作の開始及び停止が制御され、動作時に複数ビットの固有情報を発振出力する線形帰還シフトレジスタの構造を模した発振回路と、発振回路から出力された複数ビットの固有情報を第２のタイミング信号入力時に保持するレジスタとを備えることを特徴とする。この情報生成回路は、ＰＬ-ＰＵＦの技術に基づく回路である。

また、本発明における上記のタイミング信号生成回路は、外部からのトリガ信号の入力により所定論理値の第１のタイミング信号を生成して情報生成回路の動作を開始させる第１のタイミング信号生成部と、情報生成回路の動作開始時点から任意の設定時間経過した時点で第２のタイミング信号を生成して情報生成回路が生成した固有情報を保持させる第２のタイミング信号生成部とを備えることを特徴とする。

また、本発明における上記の第１のタイミング信号生成部は、トリガ信号の入力時点から発振動作を開始して第１のタイミング信号を出力するリングオシレータを少なくとも有し、上記の第２のタイミング信号生成部は、リングオシレータの発振動作時間が任意の設定時間に達したか否かを監視し、設定時間に達した時に第２のタイミング信号を出力する順序回路と、順序回路に任意の設定時間を設定する設定部とを少なくとも有することを特徴とする。

また、本発明における上記の第１のタイミング信号生成部は、外部からのトリガ信号をそのまま第１のタイミング信号として出力する入出力部であり、上記の第２のタイミング信号生成部は、入力されたトリガ信号に基づいて、互いに異なる複数の遅延時間の遅延信号を生成して並列に出力する遅延回路部と、遅延回路部から並列に出力された複数の遅延信号の中から、第１のタイミング信号の出力後の任意の設定時間に相当する遅延時間の一の遅延信号を選択して第２のタイミング信号として出力する選択回路部とを有することを特徴とする。

本発明によれば、情報生成回路及びタイミング生成回路の電源電圧は同一であるため、情報生成回路の電源電圧が変動した場合、タイミング生成回路の電源電圧も同じ分だけ変動するため、電源電圧変動前の通常時と同じ値の固有情報を生成することができ、電源電圧変動による再現性の劣化を抑制できる。

本発明に係る固有情報生成装置の一実施形態の概略構成図である。 本発明に係る固有情報生成装置の一部を構成するＰＬ-ＰＵＦ回路の一実施例の回路図である。 本発明に係る固有情報生成装置の他の一部を構成する応答取得タイミング生成回路の第１実施例の回路図である。 本発明に係る固有情報生成装置の他の一部を構成する応答取得タイミング生成回路の第２実施例の回路図である。 本発明に係る固有情報生成装置の動作説明用フローチャートである。 本発明に係る固有情報生成装置の効果を説明するためのタイミングチャートである。 本発明のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例と従来のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例とを対比して示す特性図である。 ＰＬ-ＰＵＦ回路の一例の回路図である。 従来のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例の特性図である。

まず、本発明に係る固有情報生成装置の一実施形態について図面を参照して説明する。
図１は、本発明に係る固有情報生成装置の一実施形態の概略構成図を示す。同図において、本実施形態の固有情報生成装置１０は、ＰＬ-ＰＵＦ回路１１に応答取得タイミング信号を供給する応答取得タイミング生成回路１２を設けるとともに、応答取得タイミング生成回路１２の電源電圧をＰＬ-ＰＵＦ回路１１の電源電圧と同じ電源電圧源１３から供給する構成としたものである。

ＰＬ-ＰＵＦ回路１１は、ＰＬ-ＰＵＦの技術に基づき、ＬＦＳＲの構造を模した回路を用いて、その構成回路素子の物理的特性に基づき複製困難な複数ビットの固有情報を生成する公知の回路であり、本発明の情報生成回路を構成する。応答取得タイミング生成回路１２は、このＰＬ-ＰＵＦ回路１１に電源電圧を供給する電源電圧源１３から同じ電源電圧が供給されて動作し、応答取得タイミング信号を生成してＰＬ-ＰＵＦ回路１１に供給し、その動作を制御する回路で、本発明のタイミング生成回路を構成する。

本実施形態の固有情報生成装置１０によれば、ＰＬ-ＰＵＦ回路１１は応答取得タイミング生成回路１２から供給される応答取得タイミング信号に基づき発振動作を任意の設定時間行った時の複数ビットの出力値（ＰＵＦ応答）を、固有情報（ＩＤ）として出力する。ここで、電源電圧源１３からＰＬ-ＰＵＦ回路１１に供給される電源電圧がΔＶ変動すると、ＰＬ-ＰＵＦ回路１１の発振動作速度が変化するが、応答取得タイミング生成回路１２の電源電圧も同一値ΔＶ変動するため、応答取得タイミング信号も発振動作速度変化に同調して変化する。その結果、本実施形態の固有情報生成装置１０によれば、ＰＵＦ応答の変化が抑制され、生成される固有情報の誤り率を低減することができる。

次に、本実施形態の固有情報生成装置１０を構成するＰＬ-ＰＵＦ回路１１及び応答取得タイミング生成回路１２の構成について更に詳細に説明する。
図２は、本発明に係る固有情報生成装置の一部を構成するＰＬ-ＰＵＦ回路の一実施例の回路図を示す。同図中、図１と同一構成部分には同一符号を付してある。図２において、ＰＬ-ＰＵＦ回路１１は、図８に示したＰＬ-ＰＵＦ回路と同様に、１２８個のコア回路Ｃ１〜Ｃ１２８と３個の加算器Ａ１〜Ａ３とが、帰還多項式「ｘ¹²⁸＋ｘ¹²⁶＋ｘ¹⁰¹＋ｘ⁹⁹＋１」を満足するＬＦＳＲを模した回路構成の発振回路１１１と、コア回路Ｃ１〜Ｃ１２の各出力であるレスポンスＲ[1]〜Ｒ[128]（図８の出力値Ｄ[1]〜Ｄ[128]に相当）を保持するためのレジスタ１１２とを有する。

コア回路Ｃ１〜Ｃ１２８はそれぞれ同一回路構成で、図２に示すように、例えばコア回路Ｃ１２８、Ｃ１２７は、それぞれ１つのインバータＩ１２８、Ｉ１２７と１つの２入力１出力のセレクタＳ１２８、Ｓ１２７とからなり、セレクタＳ１２８、Ｓ１２７の一方の入力端子１には前段のコア回路Ｃ１、Ｃ１２８の出力がインバータＩ１２８、Ｉ１２７を介して供給され、他方の入力端子０には１２８ビットのチャレンジのうちの対応する１ビットのチャレンジＣ[128]、Ｃ[127]が供給される。また、各コア回路Ｃ１〜Ｃ１２８のセレクタには同一のセレクト信号ＳＥＬが応答取得タイミング生成回路１２から供給される。レジスタ１１２は、応答取得タイミング生成回路１２からキャプチャ信号Ｃａｐが供給された時に、発振回路１１１から出力されている１２８ビットのレスポンスＲ[1]〜Ｒ[128]を保持し、それをＰＵＦ応答として出力する。セレクト信号ＳＥＬは本発明における第１のタイミング信号に相当し、キャプチャ信号Ｃａｐは本発明における第２のタイミング信号に相当する。

図３は、本発明に係る固有情報生成装置の他の一部を構成する応答取得タイミング生成回路の第１実施例の回路図を示す。図３において、本実施例の応答取得タイミング生成回路１２Ａは、図１の応答取得タイミング生成回路１２に相当し、リングオシレータ１２１と、遅延回路１２２と、順序回路１２３と、レジスタ１２４と、タイミング調整回路１２５と、セレクタ１２６とから構成されており、これらはＰＬ-ＰＵＦ回路１１と同一の電源電圧源（図示せず）からの電源電圧により動作する。

リングオシレータ１２１は、１個の２入力ＮＡＮＤ回路と複数個のインバータとが直列に接続され、かつ、複数個のインバータのうち最終段のインバータの出力端子が２入力ＮＡＮＤ回路を通して複数個のインバータのうち初段のインバータの入力端子に接続されたリング回路構造とされ、２入力ＮＡＮＤ回路の他方の入力端子にハイレベル（以下、論理「１」）の起動トリガ信号が入力される期間、２入力ＮＡＮＤ回路とインバータの数に応じた一定周期で発振する。

遅延回路１２２は、３個のフリップフロップ（ＦＦ）が縦続接続された構成であり、それら３つのＦＦの各クロック端子にはリングオシレータ１２１の出力信号が共通に供給され、初段のＦＦのデータ入力端子に供給される起動トリガ信号をリングオシレータ１２１の出力信号の３周期分遅延して最終段のＦＦの出力端子から前述のセレクト信号ＳＥＬとして出力する。遅延回路１２２は、セレクト信号ＳＥＬが論理「１」となってから後述のセレクタ１２６から出力されるキャプチャ信号Ｃａｐが論理「１」になるまでの時間の最小値を“０”にできるようにするための遅延レジスタであるが、省略することも可能である。

順序回路１２３は、リングオシレータ１２１の出力信号を、レジスタ１２４により設定された任意の設定値だけカウントすると、その時点で論理「１」の信号を出力するカウンタである。すなわち、順序回路１２３は、リングオシレータ１２１の発振時間が上記設定値に応じた時間に達した時に論理「１」の信号（キャプチャ信号）を出力する。レジスタ１２４は、順序回路１２３にリングオシレータ１２１の発振時間を決定する任意の設定値を供給すると共に、セレクタ１２６にセレクト信号を供給する。

タイミング調整回路１２５は、複数個のインバータが直列接続され、更にそれら複数個のインバータのうち所定数毎のインバータから出力を取り出す構成とされており、順序回路１２３から供給されるキャプチャ信号を、インバータ個々の固有の遅延時間を利用して互いに異なる時間遅延した複数の遅延信号として出力する。すなわち、タイミング調整回路１２５は、リングオシレータ１２１の発振時間が上記設定値に応じた時間に達した時に順序回路１２３から出力される論理「１」のキャプチャ信号を、互いに異なる遅延時間の複数の遅延信号として出力する。なお、順序回路１２３から遅延されることなく直接セレクタ１２６に供給される論理「１」のキャプチャ信号もある。タイミング調整回路１２５は、リングオシレータ１２１の発振周期よりも小さい単位でキャプチャ信号Ｃａｐの論理を「１」にするタイミングを調整するための遅延回路で、省略することも可能である。

セレクタ１２６は、タイミング調整回路１２５から供給される遅延時間の異なる複数のキャプチャ信号のうち、レジスタ１２４から供給されるセレクト信号により選択された一のキャプチャ信号を選択して最終的なキャプチャ信号Ｃａｐとして出力する。キャプチャ信号Ｃａｐは、図２に示したレジスタ１１２に保持制御信号として供給される。

図４は、本発明に係る固有情報生成装置の他の一部を構成する応答取得タイミング生成回路の第２実施例の回路図を示す。図４において、本実施例の応答取得タイミング生成回路１２Ｂは、図１の応答取得タイミング生成回路１２に相当し、各々直列に接続された複数個のインバータからなるｎ個の遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nと、セレクタ１２９と、レジスタ１３０とから構成されており、これらはＰＬ-ＰＵＦ回路１１と同一の電源電圧源（図示せず）からの電源電圧により動作する。また、ｎ個の遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nは、直列に接続されてｎ段の遅延回路群を構成しており、初段の遅延回路１２８-1に供給されるＰＬ-ＰＵＦ起動トリガ信号を、それぞれτ、２τ、３τ、・・・、ｎτ遅延して出力する（ただし、τは遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nの個々の遅延時間）。従って、最終段の遅延回路１２８-nはｎτ遅延したＰＬ-ＰＵＦ起動トリガ信号を出力する。なお、遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nの個々の遅延時間は同一のτではなく、異なっていてもよい。遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nは本発明における遅延回路部を構成している。

セレクタ１２９は、それぞれ遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nにより遅延された、遅延時間が異なるｎ個の遅延ＰＬ-ＰＵＦ起動トリガ信号が並列に供給され、それらの遅延信号の中からレジスタ１３０からのセレクト信号により選択した一の遅延信号をキャプチャ信号Ｃａｐとして出力する。セレクタ１２９及びレジスタ１３０は、本発明における選択回路部を構成している。キャプチャ信号Ｃａｐは、図２に示したレジスタ１１２に保持制御信号として供給される。初段の遅延回路１２８-1に供給されるＰＬ-ＰＵＦ起動トリガ信号は、そのままセレクト信号ＳＥＬとして図２のＰＬ-ＰＵＦ回路１１内のコア回路Ｃ１〜Ｃ１２８内の各セレクタにも共通に供給され、ＰＬ-ＰＵＦ回路１１の発振動作を制御する。

レジスタ１３０は、セレクト信号ＳＥＬが論理「１」になった時点（つまり、ＰＬ-ＰＵＦ回路１１が発振動作を開始した時点）から、セレクタ１２９が出力するキャプチャ信号Ｃａｐの論理が「１」となる時点（つまり、ＰＬ-ＰＵＦ回路１１のレスポンス保持時点）までの遅延時間が任意の設定時間になるように、遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nからの各遅延信号のうちの一の遅延信号をセレクタ１２９に選択させる値を予め保持している。

次に、本発明に係る固有情報生成装置の実施形態の動作について、図１の概略構成図、図２〜図４の回路図、及び図５のフローチャートを併せ参照して詳細に説明する。
まず、初期状態では、ＰＬ-ＰＵＦ起動信号がローレベル（以下、論理「０」）にセットされており、これにより応答取得タイミング生成回路１２（図３の遅延回路１２２、図４の入力）から取り出されるセレクト信号ＳＥＬが論理「０」にセットされると共に、図３のセレクタ１２６、図４のセレクタ１２９から出力されるキャプチャ信号Ｃａｐも論理「０」にセットされている（図５のステップＳＴ１）。これにより、ＰＬ-ＰＵＦ回路１１を構成するコア回路Ｃ１〜Ｃ１２８内のＣ１２７、Ｃ１２８等の各セレクタはすべて端子０の入力選択状態とされ、リング回路を構成しないため、発振動作を停止している。

続いて、ＰＬ-ＰＵＦ回路１１に所望の値の１２８ビットのチャレンジＣ[128:1]を入力する（図５のステップＳＴ２）。このとき、ＰＬ-ＰＵＦ回路１１を構成するコア回路Ｃ１〜Ｃ１２８内の各セレクタは、図２から分るようにすべて入力されたチャレンジＣ[128:1]を選択出力する状態となっているので、ＰＬ-ＰＵＦ回路１１内のレジスタ１１２に供給されるレスポンスＲ[128:1]はチャレンジＣ[128:1]に等しい。

続いて、ＰＬ-ＰＵＦ起動トリガ信号が論理「１」にセットされる（図５のステップＳＴ３）。これにより図３に示した応答取得タイミング生成回路１２Ａ内のリングオシレータ１２１は帰還ループが形成されて発振動作を開始し、遅延回路１２２から取り出されるセレクト信号ＳＥＬが所定時間後に論理「１」にセットされる（図５のステップＳＴ３）。また、図４に示した応答取得タイミング生成回路１２Ｂでは入力から取り出されるセレクト信号ＳＥＬが直ちに論理「１」にセットされる（図５のステップＳＴ３）。一方、ＰＬ-ＰＵＦ起動トリガ信号が論理「１」にセットされることで、図２のＰＬ-ＰＵＦ回路１１を構成するコア回路Ｃ１〜Ｃ１２８内の各セレクタはすべて端子１の入力選択状態とされてリング回路が構成されるため、ＰＬ-ＰＵＦ回路１１は発振動作を開始する。この発振動作中はコア回路Ｃ１〜Ｃ１２８から出力されるレスポンスＲ[128:1]は、回路の物理的特性のばらつきと発振時間に依存して変化し続ける。

応答取得タイミング生成回路１２が図３に示したタイミング取得生成回路１２Ａの場合は、リングオシレータ１２１の発振時間がレジスタ１２４に保持された任意の設定値に達すると、順序回路１２３が、論理「１」の信号（キャプチャ信号）を発生して直接セレクタ１２６へ出力する一方、タイミング調整回路１２５を通して遅延時間が異なる複数の遅延信号としてセレクタ１２６へ出力する。セレクタ１２６は入力された非遅延キャプチャ信号及び複数の遅延キャプチャ信号のうち、レジスタ１２４に保持されている任意の設定値に応じて一のキャプチャ信号を選択して最終的な論理「１」のキャプチャ信号Ｃａｐとして出力する（図５のステップＳＴ４）。

また、応答取得タイミング生成回路１２が図４に示したタイミング取得生成回路１２Ｂの場合は、ＰＬ-ＰＵＦ回路１１の発振動作開始後、遅延回路１２８-1、１２８-2、１２８-3、・・・、１２８-nのうち、レジスタ１３０に保持されている値に基づいて、発振時間が任意の設定値に達した時に丁度論理「１」の遅延信号を出力する所定の一の遅延回路の出力遅延信号をセレクタ１２９により選択させて最終的な論理「１」のキャプチャ信号Ｃａｐとして出力する（図５のステップＳＴ４）。

図２に示したＰＬ-ＰＵＦ回路１１内のレジスタ１１２は、発振動作開始後、上記のように任意の設定時間経過した時点で応答取得タイミング生成回路１２（図３の１２Ａ、図４の１２Ｂ）から論理「１」のキャプチャ信号Ｃａｐが保持用制御信号として供給され、その入力時点でコア回路Ｃ１〜Ｃ１２８から出力されているレスポンスＲ[128:1]を保持し、保持した１２８ビットのレスポンスＲ[128:1]を応答信号として出力する（図５のステップＳＴ５）。

この１２８ビットの応答信号は、１２８ビットのチャレンジＣ[128:1]と、ＰＬ-ＰＵＦ回路１１の物理的特性のばらつきと発振時間に依存した値を示す固有情報である。また、この１２８ビットの応答信号の値は、同一のＰＬ-ＰＵＦ回路１１の場合は同一の値のチャレンジと同一発振時間であれば常に同一の値である（再現性がある）。一方、回路構成が同じでも異なる複数のＰＬ-ＰＵＦ回路の間では物理的特性が異なるため、同じチャレンジに対して同じ発振時間動作させても、互いに相関の無い値が得られるというランダム性（ユニーク性）がある。

このような本実施形態及び実施例の固有情報生成装置１０によれば、応答取得タイミング生成回路１２（１２Ａ，１２Ｂ）の電源電圧をＰＬ-ＰＵＦ回路１１の電源電圧と同じ電源電圧源１３から供給する構成としたため、ＰＬ-ＰＵＦ回路１１の電源電圧が変動しても、ＰＵＦ応答の変化が抑制され、生成される固有情報の誤り率を低減することができるという効果を奏するものであり、次に、この効果について図６のタイミングチャートを併せ参照して詳細に説明する。

ＰＬ-ＰＵＦ回路が通常時の場合、従来はセレクト信号ＳＥＬが時刻ｔ₀で図６（Ｃ）に示すように論理「１」となることにより時刻ｔ₀で発振動作を開始し、一定時間経過した時刻ｔ₁で同図（Ｃ）に示すようにキャプチャ信号Ｃａｐが論理「０」から論理「１」に変化し、同図（Ａ）に模式的に示すＰＬ-ＰＵＦ回路から出力されるレスポンスＲのうち、値ｒ₈のレスポンスを応答出力したものとする。この場合、従来のＰＬ-ＰＵＦ回路ではセレクト信号ＳＥＬが時刻ｔ₀で図６（Ｄ）に示すように論理「１」となり発振動作を開始後に電源電圧が変動したとしても一定時間経過した時刻ｔ₁で同図（Ｄ）に示すようにキャプチャ信号Ｃａｐが論理「０」から論理「１」に変化する。

つまり、従来は、外部クロックで応答取得タイミングを生成しているため電源電圧の変動に関係なく応答取得タイミングは一定である。しかし、電源電圧の変動によりＰＬ-ＰＵＦ回路の発振速度が遅く（又は速く）なるため、ＰＬ-ＰＵＦ回路から出力されるレスポンスＲは、例えば図６（Ｂ）に模式的に示すように通常時と異なり、従来は時刻ｔ₁で同図（Ｄ）に示すようにキャプチャ信号Ｃａｐが論理「１」に変化した時点で取得するレスポンスの値は通常時と異なる値ｒ₇となってしまう。

一方、本発明でも、ＰＬ-ＰＵＦ回路が通常時の場合、セレクト信号ＳＥＬが時刻ｔ₀で図６（Ｅ）に示すように論理「１」となることにより時刻ｔ₀で発振動作を開始し、任意の設定時間経過した時刻ｔ₁で同図（Ｅ）に示すようにキャプチャ信号Ｃａｐが論理「０」から論理「１」に変化し、同図（Ａ）に模式的に示すＰＬ-ＰＵＦ回路から出力されるレスポンスＲのうち、値ｒ₈のレスポンスを応答出力することは従来と同じである。また、本発明でも、図６（Ｆ）に示すように、ＰＬ-ＰＵＦ回路はセレクト信号ＳＥＬが時刻ｔ₀で論理「１」となることにより発振動作を開始し、電源電圧が変動すると従来と同様に発振速度が遅く（又は速く）なり、ＰＬ-ＰＵＦ回路から出力されるレスポンスＲは、例えば図６（Ｂ）に模式的に示すように通常時と異なる。

しかし、本発明では、ＰＬ-ＰＵＦ回路１１と応答取得タイミング生成回路１２の電源電圧は同一であるため、ＰＬ-ＰＵＦ回路１１の電源電圧が変動した場合、応答取得タイミング生成回路１２の電源電圧も同じ分だけ変動し、その結果、キャプチャ信号Ｃａｐが論理「０」から論理「１」に変化する時刻は、例えば図６（Ｆ）に示すようにｔ₂となり従来のｔ₁よりも遅くなる。この時刻ｔ₂は電源電圧が変動したＰＬ-ＰＵＦ回路から値ｒ₈のレスポンスＲが出力される時刻である。従って、本発明では、電源電圧が変動したＰＬ-ＰＵＦ回路から出力されるレスポンスＲが図６（Ｂ）に模式的に示す通常時と異なっても、時刻ｔ2で通常時と同じ値のレスポンスを応答出力として取得でき、ＰＵＦ応答の変化を抑制できる。すなわち、本発明では、ＰＬ-ＰＵＦ回路１１の電源電圧が変動しても再現性良く固有情報を生成することができる。

図７は、本発明のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例と従来のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例とを対比して示す特性図である。同図において、実線Iは本発明のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例の特性を示し、電源電圧が１００ｍＶ変動した場合の応答出力の誤り率は４.６％である。これは、図７に実線IIで示す従来のＰＬ-ＰＵＦ回路の電源電圧変動対出力誤り率の一例の特性（図８の特性と同じ）における電源電圧が１０ｍＶ変動した場合の応答出力の誤り率４６.５％と比較すると、大幅に誤り率が改善されていることを示している。

なお、本発明は以上の実施形態及び実施例に限定されるものではなく、例えばＰＬ-ＰＵＦ回路の帰還多項式は実施例以外の多項式であってもよいし、チャレンジ及びレスポンスのビット数は実施例に限定されるものではない。また、本発明における情報生成回路は線形帰還シフトレジスタの構造を模した回路構成であり、この回路構成は図２に示した厳密な線形帰還シフトレジスタ（ＬＦＳＲ）に限定されるものではなく、回路構成を図２と若干変更することで線形でない構成とした帰還シフトレジスタも包含する。

本発明に係る固有情報生成装置は、電子デバイスに実装されてその電子デバイスの固有情報を発生させ、予め登録した本来の値の固有情報と比較することで、その電子デバイスの真贋判定に使用することができる。また、本発明に係る固有情報生成装置が生成する固有情報は、セキュリティシステムにおける秘密鍵や乱数にも用いることができる。

１０ 固有情報生成装置
１１ ＰＬ-ＰＵＦ回路
１２、１２Ａ、１２Ｂ 応答取得タイミング生成回路
１３ 電源電圧源
１００、Ｃ１〜Ｃ１２８ コア回路
１０１、１２６、１２９、Ｓ１２７、Ｓ１２８ セレクタ
１０２、Ｉ１２７、Ｉ１２８ インバータ
１１１ 発振回路
１１２、１２４、１３０ レジスタ
１２１ リングオシレータ
１２２、１２８-１〜１２８-ｎ 遅延回路
１２３ 順序回路
１２５ タイミング調整回路
２００ Ａ１、Ａ２、Ａ３ 加算器

Claims (6)

1. 線形帰還シフトレジスタの構造を模した回路構成により、その構成回路素子の物理的特性に基づく複製困難な複数ビットの固有情報を生成して出力する情報生成回路と、
   前記情報生成回路に対して生成した第１及び第２のタイミング信号を供給し、前記情報生成回路の動作開始から任意の設定時間経過した動作時点における生成固有情報を前記情報生成回路に保持させるタイミング生成回路と、
   前記情報生成回路及び前記タイミング生成回路に対してそれぞれ共通の動作用電源電圧を供給する電源電圧源と
   を備えることを特徴とする固有情報生成装置。
2. 前記情報生成回路は、
   前記第１のタイミング信号により発振動作の開始及び停止が制御され、動作時に前記複数ビットの固有情報を発振出力する前記線形帰還シフトレジスタの構造を模した発振回路と、
   前記発振回路から出力された前記複数ビットの固有情報を前記第２のタイミング信号入力時に保持するレジスタと
   を備えることを特徴とする請求項１記載の固有情報生成装置。
3. 前記情報生成回路は、ＰＬ-ＰＵＦの技術に基づく回路であることを特徴とする請求項１又は２記載の固有情報生成装置。
4. 前記タイミング信号生成回路は、
   外部からのトリガ信号の入力により所定論理値の前記第１のタイミング信号を生成して前記情報生成回路の動作を開始させる第１のタイミング信号生成部と、
   前記情報生成回路の動作開始時点から前記任意の設定時間経過した時点で前記第２のタイミング信号を生成して前記情報生成回路が生成した前記固有情報を保持させる第２のタイミング信号生成部と
   を備えることを特徴とする請求項１乃至３のうちいずれか一項記載の固有情報生成装置。
5. 前記第１のタイミング信号生成部は、前記トリガ信号の入力時点から発振動作を開始して前記第１のタイミング信号を出力するリングオシレータを少なくとも有し、
   前記第２のタイミング信号生成部は、前記リングオシレータの発振動作時間が前記任意の設定時間に達したか否かを監視し、前記設定時間に達した時に前記第２のタイミング信号を出力する順序回路と、前記順序回路に前記任意の設定時間を設定する設定部とを少なくとも有することを特徴とする請求項４記載の固有情報生成装置。
6. 前記第１のタイミング信号生成部は、外部からの前記トリガ信号をそのまま前記第１のタイミング信号として出力する入出力部であり、
   前記第２のタイミング信号生成部は、入力された前記トリガ信号に基づいて、互いに異なる複数の遅延時間の遅延信号を生成して並列に出力する遅延回路部と、前記遅延回路部から並列に出力された前記複数の遅延信号の中から、前記第１のタイミング信号の出力後の前記任意の設定時間に相当する遅延時間の一の遅延信号を選択して前記第２のタイミング信号として出力する選択回路部とを有することを特徴とする請求項４記載の固有情報生成装置。
   
   
   

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