JP2005269196A

JP2005269196A - 集積回路装置

Info

Publication number: JP2005269196A
Application number: JP2004078247A
Authority: JP
Inventors: Masatoyo Mizawa; 勝豊見澤; Yasuyuki Ishikawa; 靖之石川; Akira Suzuki; 彰鈴木; Yoshinori Tejima; 芳徳手嶋; Hideaki Ishihara; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-03-18
Filing date: 2004-03-18
Publication date: 2005-09-29

Abstract

【課題】余分な回路を付加することなく、クロック信号に基づいて発生するノイズレベルを低減することができる集積回路装置を提供する。
【解決手段】マイクロコンピュータ４１の内部において、リングオシレータ６を備えてデジタル的なＰＬＬ動作により逓倍クロック信号を生成出力するクロック信号出力回路１と、そのクロック信号が供給されて動作する内部回路４２との電源及びグランドを共通化して、電源配線４８及ぶグランド配線４９により、最初に内部回路４２に電源を供給してからクロック信号出力回路１に供給するように配線する。
【選択図】図１

Description

本発明は、デジタル的なＰＬＬ動作によってクロック信号の周波数を逓倍するクロック信号出力回路により、逓倍クロック信号が供給されて動作する内部回路を備える集積回路装置に関する。

シングルチップマイクロコンピュータにおいては、システムクロック信号を生成して供給するためのクロック信号出力回路が搭載されている。そして、そのクロック信号出力回路には、マイコンの動作クロック周波数の上昇に対応するため、クロック信号の周波数を逓倍する機能を備えるものも存在する。ところで、周波数が一定のクロック信号を出力し続けると、その基本周波数及び高調波成分において鋭いノイズピークが発生してしまう。また、そのクロック信号に同期してＣＰＵや周辺回路が動作すると、消費電力の変動が更に大きくなり、ノイズレベルが一層増大することになる。

斯様な問題を解決する技術として、特許文献１に開示されているものがある。この技術は、図５に示すように、リングオシレータを備えて構成されるクロック生成部１０１を用い、周波数が同一で位相が一定分だけ互いにずれているｍ相のクロック信号を生成して、選択処理部１０２に供給する。そしてディザリング制御部１０３が選択処理部１０２に制御信号を与え、ｍ相クロック信号の内１つを順次選択させて出力端子１０４より出力させることでクロック信号の位相を変動させて、ノイズに関する周波数スペクトラムのピークを分散させるようにしている。
特開２００１−１４８６９０号公報

しかしながら、特許文献１の構成を実現するには、ｍ相クロック信号を生成するクロック生成部１０１に加えて、ディザリング制御部１０３と選択処理部１０２とを付加する必要があるため、マイコンのチップ上において回路面積が余分に必要になるという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、余分な回路を付加することなく、クロック信号に基づいて発生するノイズレベルを低減することができる集積回路装置を提供することにある。

本発明の集積回路装置によれば、リングオシレータを備えてデジタル的なＰＬＬ（Digital Phase Locked Loop，ＤＰＬＬ）動作により逓倍クロック信号を生成出力するクロック信号出力回路と、前記クロック信号が供給されて動作する内部回路との電源及びグランドを共通化する。そして、共通化した電源を、最初に内部回路に供給してからクロック信号出力回路に供給するように電源配線とグランド配線とを行なう。

即ち、上記のように構成されるクロック信号出力回路は、リングオシレータが例えば数１００ＭＨｚオーダーの高速なクロック信号を発振させるため、電源にノイズが載り易い。従って、従来のクロック信号出力回路を備えてなる集積回路装置においては、図６に示すように、クロック信号出力回路１０５とその他の内部回路１０６とで電源及びグランドを分離する（ＶＤＤ１，ＶＤＤ２／ＧＮＤ１，ＧＮＤ２）構成が一般的である。斯様な構成を採用することで、夫々の回路が動作した場合に互いに影響を及ぼし合うことを防止している。

これに対して、本発明では、敢えてそれらを共通に接続するようにした。即ち、内部回路はクロック信号に同期して動作するが、その時々の処理状況に応じてクロック同期で動作する回路部分の多少によって消費電流量が変化するため、電源電圧を変動させる。従って、両者の電源及びグランドを共通に接続すれば、内部回路が発生する電源電圧の変動がクロック信号出力回路側に伝搬するようになり、クロック信号出力回路の電源電圧も変動するようになる。

すると、クロック信号出力回路側においては、リングオシレータを構成する遅延ゲートの遅延時間が電源電圧変動に応じて変化するため、リングオシレータにおける発振動作の周波数が変化する。その結果、クロック信号出力回路より出力される逓倍クロック信号の周波数も変化するので、逓倍クロック信号に基づいて発生する不要輻射ノイズのエネルギーは広い周波数帯に分散するようになって、ノイズレベルのピークを低下させることができる。従って、特許文献１に開示されている技術のように、クロック信号周波数を変化させるための回路を特別に構成する必要はなくなり、集積回路装置を小型に構成することが可能となる。

以下、本発明を、マイクロコンピュータに適用した場合の一実施例について図１乃至図４を参照して説明する。図２は、ＤＰＬＬで構成されるクロック信号出力回路１の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報又は特開２０００−３５７９４７号公報を参照）。制御回路２には、発振回路３より出力される基準クロック信号ＰREF が与えられている。制御回路２は、ステートマシンを内蔵しており、そのステートマシンによって出力されるステートカウンタに基づいて、各種の制御タイミング信号をＤＣＯ（Digital Controlled Oscillator）４及びカウンタ・データラッチ回路５に出力するようになっている。

ＤＣＯ４は、内部にリングオシレータ６を備えている。リングオシレータ６は、例えば図３に示すように、遅延ゲートとして２個の２入力ＮＡＮＤゲート７，８と、３０個のＩＮＶ（インバータ）ゲート９〜３８（但し、１０〜２４，２６〜３７については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート７の一方の入力端子はＮＡＮＤゲート８の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。
また、ＮＡＮＤゲート８の一方の入力端子はＩＮＶゲート３８の出力端子に接続され、他方の入力端子はＩＮＶゲート２５の出力端子に接続されている。そして、ＮＡＮＤゲート７から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。

再び、図２を参照して、カウンタ・データラッチ回路５には、制御回路２より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰREF １周期に相当するパルス幅を有しており、制御回路２におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。

また、カウンタ・データラッチ回路５には、リングオシレータ６より出力されるクロック信号Ｒ１３がＲＣＫとして与えられ、そのクロック信号ＲＣＫによって内部のアップカウンタ（例えば１６ビット）によるカウント動作を行う。そして、カウンタ・データラッチ回路５は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰREF １周期に相当する時間をクロック信号ＲＣＫによってカウントする。
そのカウントデータは、制御回路２よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳが、ＤＣＯ４を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、第７周期で制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされる。

カウンタ・データラッチ回路５は、カウントした１６ビットのデータＤＴ１６〜ＤＴ１を、外部のＣＰＵ４３（図１参照）により与えられる逓倍数設定データＤＶの値例えば“６”に応じて６ビット右シフトし、そのシフト後のデータの１２ビットをラッチする。そして、ラッチされた１２ビットのデータは、ＣＤ１２〜ＣＤ１としてＤＣＯ４に出力される。ＤＣＯ４が出力する逓倍クロック信号ＰOUT ′は、デューティ比を調整するための分周回路３９を介して２分周されて、逓倍クロック信号ＰOUT として出力される。

図１は、クロック信号出力回路１を搭載したワンチップマイクロコンピュータ（以下、マイコンと称す，集積回路装置）４１の構成を概略的に示すものである。マイコン４１は、半導体基板上に、クロック信号出力回路１と、クロック信号出力回路１によって出力される逓倍クロック信号が供給されて動作する内部回路４２とを搭載して構成されている。内部回路４２は、例えば、ＣＰＵ４３，ＲＯＭ４４，ＲＡＭ４５，タイマ４６,Ｉ／Ｏロジック部４７などを含んでいる（これらは、あくまでも一例を示したものである）。

そして、マイコン４１には、外部より例えば５Ｖの電源ＶＤＤが供給されているが、その電源は、マイコン４１の内部において最初に内部回路４２に供給され、それからクロック信号出力回路１に供給されるように電源配線４８が引き回されている。尚、グランド側の配線４９も電源配線４８に準じて引き回されている。

次に、本実施例の作用について図４も参照して説明する。内部回路４２は、クロック信号出力回路１によって出力される逓倍クロック信号に同期して動作するが、ＣＰＵ４３，ＲＯＭ４４，ＲＡＭ４５，タイマ４６,Ｉ／Ｏロジック部４７等が常に同時に動作している訳ではない。即ち、各時点の処理状況に応じて、動作しているものとしていないものとが存在する場合もあり、その割合に応じて内部回路４２としての消費電流量は異なるため、その電流量の変化に応じて電源ＶＤＤの電圧は変動する。

そして、以上のように、マイコン４１の内部における電源配線４８，グランド配線４９を引き回したことにより、内部回路４２が発生させた電源電圧の変動は、電源配線４８を介してクロック信号出力回路１側に伝搬する。すると、クロック信号出力回路１においては、リングオシレータ６を構成するＮＡＮＤゲート７，８やＩＮＶゲート９〜３８の遅延ゲートが、その電源電圧変動の影響を受けて夫々のゲート遅延時間が変化するようになり、リングオシレータ６により発振出力されるクロック信号ＲＣＫなどの周波数が変動する。その結果、クロック信号出力回路１によって出力される逓倍クロック信号の周波数も変動することになる。

ここで、図４は、（ａ）に示すような電源電圧変動（Ａ，Ｂ）が生じた場合に、マイコン４１において発生するノイズの周波数スペクトラムの一例（ｂ，ｃ）を概念的に示すものである。即ち、インパルス状の２つのノイズＡ，Ｂについては、最大振幅が小さいノイズＡに比較して、最大振幅が大きいノイズＢの方が、基本周波数ｆ及びその３倍，５倍，７倍の高調波成分を中心とする周波数スペクトラムがより広い帯域になっている。そして、夫々のノイズ強度のピークは低下している。

これは、図４（ａ）に示すように電源電圧の変動が生じたことで、クロック信号出力回路１より出力される逓倍クロック信号の周波数が変動した結果による。即ち、電源電圧の変動が大きいほど、クロック信号出力回路１によって出力される逓倍クロック信号の周波数の変動幅も大きくなるため、ノイズの周波数スペクトラムの帯域はより広がる傾向を示すことになる。

本実施例の構成では、このように、内部回路４２の消費電流の変化に応じてクロック信号出力回路１側の電源電圧を敢えて変動させることで、クロック信号出力回路１によって出力される逓倍クロック信号の周波数を変化させ、ノイズの周波数スペクトラムの分布を広げることでノイズ強度のピークを低下させている。

以上のように本実施例によれば、マイコン４１の内部において、リングオシレータ６を備えてデジタル的なＰＬＬ動作により逓倍クロック信号を生成出力するクロック信号出力回路１と、そのクロック信号が供給されて動作する内部回路４２との電源及びグランドを共通化して、電源配線４８及びグランド配線４９により、最初に内部回路４２に電源を供給してからクロック信号出力回路１に供給するように配線した。

従って、電源電圧の変動に応じて逓倍クロック信号の周波数が変化するようになり、逓倍クロック信号に基づいて発生する不要輻射ノイズのエネルギーを広い周波数帯に分散させて、ノイズレベルのピークを低下させることができる。従って、特許文献１に開示されている技術のように、クロック信号周波数を変化させるための回路を特別に構成する必要がないので、クロック信号出力回路１を含むマイコン４１を小型に構成することが可能となる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
マイクロコンピュータに限ることなく、リングオシレータによって生成されるクロック信号に基づき、デジタル的なＰＬＬ動作によりクロック周波数を逓倍するクロック信号出力回路を備え、その逓倍クロック信号が供給されて動作する論理回路などを備えて構成される集積回路であれば、適用が可能である。

本発明を、ワンチップマイクロコンピュータに適用した場合の一実施例であり、マイクロコンピュータの構成を概略的に示す機能ブロック図ＤＰＬＬで構成されるクロック信号出力回路の概略構成を示す機能ブロック図リングオシレータの構成を示す図（ａ）に示すような電源電圧変動（Ａ，Ｂ）が生じた場合に、マイコンにおいて発生するノイズの周波数スペクトラムの一例（ｂ，ｃ）を概念的に示す図特許文献１に開示されている発明の構成を示す図図１相当図

符号の説明

図面中、１はクロック信号出力回路、６はリングオシレータ、４１はマイクロコンピュータ（集積回路装置）、４２は内部回路、４８は電源配線、４９はグランド配線を示す。

Claims

複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路と、
前記クロック信号が供給されて動作する内部回路とで構成される集積回路装置において、
前記クロック信号出力回路と前記内部回路との電源及びグランドを共通にして、
前記電源を前記内部回路に供給してから前記クロック信号出力回路に供給するように、電源配線及びグランド配線を行なったことを特徴とする集積回路装置。