JP4307493B2

JP4307493B2 - ランダムビットストリームを提供するための装置

Info

Publication number: JP4307493B2
Application number: JP2006551777A
Authority: JP
Inventors: ルッツィ，ライモンド; ブッチ，マルコ; ボック，ホルガー; ドレクセル，ヴェルナー
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-02-04
Filing date: 2005-01-31
Publication date: 2009-08-05
Anticipated expiration: 2025-01-31
Also published as: EP1562291B1; CN1938948B; CN1938948A; DE602004005959D1; JP2007520959A; DE602004005959T2; EP1562291A1; WO2005076474A1; US7664807B2; US20070043797A1

Description

発明の詳細な説明

本発明は、ランダムビットストリームを提供するための装置に関するものであり、具体的には、ジッタされた発振器のサンプリングに基づいた装置に関する。

対称および非対称な暗号を行うアルゴリズムは、キー生成のために高品質のランダム数源を利用できる必要がある。ランダムマスキングのためのパディングバイトおよびブラインド値を作成するために、ランダム数は、認証プロトコルにおけるチャレンジを生成するためにも使用される。

たとえ暗号化による安全な決定論アルゴリズムに基づく擬似的なランダム数生成器（PRNG;PRNG=pseudo random number generator）をこれらの目的のために採用することができるとしても、アルゴリズムシーディング（algorithm seeding）にとって真正の無作為性の物理的な源が必要である。それゆえ、暗号的なトークン（例えば、チップカード）は、その周辺の機器の間で、真正のランダム数生成器（RNG;RNG=random number generator）も特徴付けている必要がある。

高品質な無作為性の源の主な特徴は、生成されるビットストリームの予測不可能性である。観察者または攻撃者でさえ、たとえＲＮＧの設計を知っているとしても、本当のＲＮＧ出力についての何らかの有効な予測を行えないはずである。

真正ＲＮＧ生成器は、ランダムビットストリームを、電子雑音または放射性崩壊のような非決定論的な自然の源から生成する。実際、総合的な実施では、熱雑音または散弾雑音のような電子雑音源は、利用可能な単なる確率過程である。

従来技術によれば、ランダムビットストリームを生成するための３つの異なる技術、すなわち、雑音源の直接増幅と、ジッタされた発振器のサンプリングと、離散時間型無秩序マップとが考えられる。

第１の技術、すなわち雑音源の直接増幅は、白色雑音源の増幅を利用する。白色雑音は、通常、集積レジスタからの熱雑音、または、能動素子からの散弾雑音である。高利得増幅器は、雑音信号を得るために要求される。雑音信号の振幅は、電圧基準に対する比較およびサンプリングのようなさらなるプロセスに対して、充分に大きなものである。増幅を基礎とするＲＮＧを設計する場合の主な課題は、雑音増幅器の後のオフセット電圧である。ランダムビットストリームの品質を良くするには、オフセットを雑音標準偏差よりもかなり小さくする必要がある。第１サンプリング周波数が要求される場合は、雑音増幅器の帯域幅も課題である。更なる欠点は、電力供給、基板、または、クロスカップリングからの内部妨害と、外部妨害との存在である。適切な設計技術が採用されない場合は、外部妨害の電力レベルは、増幅器入力部におけるランダム雑音レベルよりも高い可能性がある。その結果、周期的なパターンが真正ＲＮＧの出力部に出力される可能性があり、したがって、その統計的な品質および予測不可能性に影響が及ぶ。ＲＮＧのチップカード実施においては、周期的なパターンが主に注目されている。なぜなら、充分な外部からの遮蔽を使用できないし、ＲＮＧは、雑音のあるデジタル回路の付近の共通のシリコン基板上に集積されているからである。オフセット問題に対処するために、非特許文献１（W. T. Holman、J. A. Connelly、および、A. B. Downlatabadiの“An integrated analog/digital random noise source”, IEEE Trans. Circuits and Syst. I、４４巻、６号、５２１〜５２８頁、１００７年６月）では、簡単なローパスフィルターが、増幅器出力部においてオフセット電圧を取り消すために使用されている。この提案されたソリューションでは、所要チップ面積が大きすぎるし、さらに、コンパレータオフセットは、充分に除去されない。非特許文献２（M. Bucci, L. Germani, R. Luzzi, P. Tommasino, A. Trifiletti, M. Varanonuovo, “A high speed truly IC random number source for Smart Card microcontrollers”, Proc. 9th IEEE International Conf. on Electronics, Circuits and Systems (ICECS 2002), ２３９〜２４２頁、２００２年９月）、および非特許文献３（M. Bucci, L. Germani, R. Luzzi, P. Tommasino, A. Trifiletti, M. Varanonuovo, “A high speed IC random number source for Smart Card microcontrollers”, IEEE Trans. Circuits and Syst. I, ５０巻、１１号、１３７７〜１３８０頁、２００３年１１月）に、増幅を基礎とする真正ＲＮＧが報告されており、この真正ＲＮＧは、外部部品および大きなキャパシタを採用せずに、正確にオフセットをゼロにするシステムを特徴としている。

第２の技術を基礎とする真正ＲＮＧ、すなわちジッタされた発振器のサンプリングは、基本的に、単一のＤ型フリップフロップのようなサンプリング素子、および２つの自由継続の発振器を備えている。２つの発振器の低速な方からの出力信号は、２つの発振器の高速な方の出力をサンプルし、ビットストリームを生成する。結果として生じるビットシーケンスは、発振器平均度数比およびその周期間ジッタから派生する。度数比を適切に選択することにより、ビットストリームは、統計的な無作為性試験が適用される場合に、よりランダムに見えるようになる。それにもかかわらず、出力ビットエントロピーは、このようなシステムにおける単なる無作為性の源である発振器のジッタによるものである。高速発振器のサンプル信号が、不均衡な平均値を特徴とする場合は、このサンプル信号は、採用されたサンプリング素子に応じて、出力ビットストリームにおける不均衡な平均値、または、そのビット対ビットの相関の増大を引きこす。いずれにせよ、このことは、考慮する主な欠点ではない。さらに、システムクロックのような周期的な妨害は、サンプリング発振器を同期化することができ、したがって、そのジッタは劇的に低下される。非特許文献４（M. Bucci, L. Germani, R. Luzzi, A. Trifiletti, M. Varanonuovo, “A high-speed oscillator-based truly random number source for Cryptographic Applications on a Smart Card IC”, IEEE Trans. Computers, ５２巻、４号、４０３〜４９０頁、２００３年４月）には、約１０％の非常に高いジッタ対平均周期比を得ることができる、内部増幅雑音源を特徴とするサンプリング発振器を基礎とする真正ＲＮＧが報告されている。このことは、ランダムビットストリームの品質を上昇させるが、面積および電力所要量を増大させてしまう。

図１に、従来技術のジッタされた発振器のサンプリングに基づくＲＮＧの概略図を示す。ＲＮＧ源１００は、高周波発振器１０２と、低周波発振器１０４と、プリスケーラ１０６と、サンプラー１０８とを備えている。サンプラー１０８は、Ｄフリップフロップである。高周波発振器１０２は、高速クロック信号１１０を生成する。高速クロック信号１１０は、サンプラー１０８への入力データである。低周波発振器１０４は、低速クロック信号１１２を生成する。低速クロック信号１１２は、プリスケーラ１０６によってプリスケールされる。プリスケーラ１０６は、サンプル信号１１４を出力する。サンプル信号１１４は、サンプラー１０８のクロック入力部に対する入力である。サンプラー１０８は、サンプル信号１１４の立ち上がりエッジにおいて高速クロック信号１１０をサンプルし、サンプルされる間の高速クロック信号１１０のサンプリング状態に応じたランダムビット１１６を出力する。ここで、逐次的ランダムビット１１６は、ランダムビットストリーム１２２を出力するデジタルポストプロセッサ１２０に対する入力である。

図２に、図１に示す高速クロック信号１１０と、低速クロック信号１１２と、サンプル信号１１４との特徴を示す。高速クロック信号１１０は、周期Ｔ_高速とデューティサイクルｄとを有している。低速クロック信号１１２は、周期Ｔ_低速を有している。低速クロック信号１１２のエッジはジッタを備えている。サンプル信号１１４は、プリスケーラにおいて定義された因数によってサンプル信号１１２をプリスケールすることにより低速クロック信号１１２から生成される。ここでは、低速クロック信号１１２は、４の因数によってプリスケールされる。サンプル信号１１４は、低速クロック信号１１２から生成されるので、サンプル信号１１４のエッジもジッタを含んでいる。サンプル信号１１４の周期は、Ｔ_サンプルであり、サンプル信号１１４のジッタの標準偏差は、δ（Ｔ_サンプル）である。サンプル信号１１４と高速クロック信号１１０とのエッジは同期していない。ここでは、高速クロック信号１１０のエッジは、サンプル信号１１４のエッジよりも時間周期ｔ_０だけ遅く生じる。自由継続する２つの発振器１０２・１０４（図１に示す）の周波数ビートは、非白色雑音信号を生成する。典型的にジッタの強度が低い標準セルを基礎とするＲＮＧでは、このことが特に問題となる。さらに、高速クロック信号１１０のデューティサイクルｄが不均衡である場合は、不均衡なランダムビットストリーム１２２が得られる。高速クロック信号に関連する相対的ジッタは有用である。

前述の第３の技術（すなわち、離散時間型無秩序マップに基づく技術）は、ランダムビットシーケンスを生成するための無秩序なシステムのサンプリングを利用する。非線形システムまたは部分的に線形のシステムは、その内部パラメータに対して、適切な条件下で、無秩序な挙動を示す可能性がある。２つの任意の近接した初期状態は、無秩序な条件下で、２つの全く異なるシステム進化となる。したがって、無作為性の源は、初期状態の測定におけるエラーまたは雑音、および、状態がトランジションしている間の雑音寄与である。残念ながら、無秩序なシステムを物理的なデバイスに実施する場合は、環境的変動およびプロセスの変動がパラメータの変動を引き起こし、パラメータの変動は、その無秩序な挙動を残すようにシステムに対して強制する可能性があり、その結果、周期的な軌道に基づいて進化する。無秩序なベースの真正ＲＮＧについての参考文献は、非特許文献５（T. Stojanovski and L. Kocarev, “Chaos-based random number generators - Part I: Analysis”, IEEE Trans. Circuits and Syst. I, ４８巻、３号、２８１〜２８８頁、２００１年３月）、および非特許文献６（T. Stojanovski, J. Pihl, L. Kocarev, “Chaos-based random number generators - Part II: Practical realization”, IEEE Trans. Circuits and Syst. I, ４８巻、３号、３８２〜３８５頁、２００１年３月）にある。

異なる技術が異なる利点を特徴付けていることを利用して源の全体的な品質を上げるため、非特許文献７（C. S. Petrie, J. A. Connelly, “A noise-based IC random number generator for applications in cryptography”, IEEE Trans. Circuits and Systems I, ４７巻、５号、６１５〜６２１頁、２０００年５月）には、上記３つのＲＮＧ技術を混合したものを採用した真正ＲＮＧが記載されている。たとえ、動作を認証するシステムに対して統計的なモデルを提供することが、異なる技術を組み合わせることにより困難であろうとも、源は、決定論的な妨害に対して非常に耐性のあるものとなっている。より効果的なソリューション、何らかの圧縮の特徴でもある、注意深く設計された、修正または非相関のアルゴリズムによる、源からのビットストリーム全体のポストプロセスを採用することができる。増大された統計的品質を有する、速度のより低いビットストリームは、ほぼランダムな高速入力ストリームから、そのエントロピー部分を選択することによって生成される。

上記のことから、各ランダム源は、たとえ好適に設計されていようとも、帯域幅制限、製造公差、経年変化、および、温度変動または決定論的な妨害のせいで、通常は、他のものとの間にある程度の相関性のあるビットストリームを生成してしまう。

そこで、本発明の目的は、高品質のランダムビットストリームを提供するための装置を提供することにある。この目的は、本願の請求項１に記載のランダムビットストリームを提供するための装置によって達成される。

本発明に係るランダムビットストリームを提供するための装置は、
第１の状態と第２の状態との間を周期的に切り替わるクロック信号（３１０；５１０）を生成するための第１の手段（３０２）と、
サンプリングエッジを有するサンプル信号を生成するための第２の手段（３０２）と、
上記サンプリングエッジを上記クロック信号のエッジ（４７２）と並ぶようにするために、第１の手段（３０２）と第２の手段（３０２）とを起動するための第３の手段（３２２；５４０）と、
上記サンプル信号のサンプリングエッジに応じて、上記クロック信号をサンプリングし、サンプリング結果に応じて、ランダムビット（３１６；５１６）を生成するための第４の手段（３０８；５０８）と、
上記サンプリングエッジに応じて、上記第１の手段および上記第２の手段を停止するための第５の手段（３２８；６４６）と、備えているランダムビットストリームを提供するための装置であって、
逐次ランダムビットがランダムビットストリームを形成するように構成されていることを特徴としている。

本発明の上記した構成により、サンプル信号のサンプリングエッジをサンプリングされたクロック信号のエッジに同期化することによって、高品質のランダムビットストリームを生成することを可能にした。

本発明の構成によれば、クロック信号を提供するための手段を起動する手段、及びサンプル信号を提供するための手段によって、クロック信号とサンプル信号とを同期させる。これにより、たとえクロック信号を提供するための手段とサンプル信号を提供するための手段とが非常に低いジッタレベルであったとしても、所望の品質のランダムビットストリームを生成することができる。さらには、完全にデジタル設計で上記の全構成を実行することができる。これは、より簡易な内蔵実行を可能としている。このような実行は、チップカード制御装置に用いる際に有利である。また、本発明の構成は、起動するための手段をシステムクロックに同期化させることによって、同期化したランダムビットストリームを提供することが可能となる。これにより、システムクロックのあらゆる妨害に対して補償することが可能となる。

本発明に係るランダムビットストリームを提供するための装置は、それぞれ別の技術によって達成されるアナログ回路、短い設計時間、高収量、及び高い可搬性を必要とすることなく、標準的なセルライブラリーで得ることができるデジタルゲートだけを用いて実行することができる。

好適な実施形態によれば、デジタルリング発振器を有する、クロック信号を提供する手段およびサンプル信号を提供する手段と、遅延ラインを有する同期化する手段とは、共にデジタルゲートを利用することによって実行可能である。

また、別の実施形態によれば、クロック信号のエッジへのサンプル信号のサンプリングエッジの整列は、フィードバックループと遅延ラインによって調整される。これにより、たとえサンプル信号がクロック信号よりも低いジッタであっても、平衡型ランダムビットストリームを提供することができる。さらに、フィードバックループは、クロック信号およびサンプル信号の信号経路間の全ての非対称性の補償を可能にする。サンプリングはクロック信号の周辺において行われるので、クロック信号の不平衡デューティサイクルは提供されたランダムビットストリームの平衡度に影響しない。本発明の他の利点は、次の構成に基づくものである。それは、クロック信号およびサンプル信号のビートによって、提供されたランダムビットストリームにおいてトランジションがないことを保証するランダムビットを生成した後の、クロック信号を提供するための手段およびサンプル信号を提供するための手段を停止するための手段に基づいている。これもまた、下記の非特許文献８・９に記載されているように、ランダムビットストリーム品質を検査するための単純なランタイム試験として計数されるトランジションを用いることが可能となる（非特許文献８：V. Bagini and M. Bucci, “A design of a reliable true random number generator for cryptographic applications”, Proc. Workshop on Cryptographic Hardware Embedded Systems (CHES 99), Lecture Notes in Computer Science 1717, Springer-Verlag, Heidelberg, Germany, 1999, pp.204-218.）（非特許文献９：E. Trichina, M. Bucci, D. De Seta, and R. Luzzi, “Supplemental cryptographic hardware for Smart Cards”, IEEE Micro, vol.21, no.6, pp.26-35, Nov. 2001 and NIST FIPS 140-2, Security requirement for cryptographic modules”, May 2001.）。

本発明の好ましい実施形態を、添付の図を参照して以下で説明する。

図１は、従来技術のランダム数生成器源を示す図である。

図２は、従来技術のランダム数生成器源における信号の特徴を示す図である。

図３は、本発明のランダムビットストリームを提供するための装置の概略図である。

図４は、本発明のランダムビットストリームを提供するための装置における信号の特徴を示す図である。

図５は、本発明の他の一実施形態のランダムビットストリームを提供するための装置の概略図である。

図６は、本発明の他の一実施形態のランダムビットストリームを提供するための装置の概略図である。

図７は、本発明のランダムビットストリームを提供するための装置に基づいたランダム数生成器の概略図である。

図３に、本発明のランダムビットストリームを提供するための装置３００に基づいた、真正ランダム数生成器の好ましい一実施形態の概略図を示す。ランダムビットストリームを提供するための装置３００は、クロック信号を提供するための手段３０２と、サンプル信号を提供するための手段３０６と、サンプリングのための手段３０８とを備えている。クロック信号を提供するための手段３０２は、サンプリングのための手段３０８に入力される高速クロック信号３１０を生成する。サンプル信号を提供するための手段３０６は、サンプリングのための手段３０８に入力されるサンプル信号３１４を生成する。サンプル信号３１４に応答して、サンプリングのための手段３０８は、高速クロック信号３１０をサンプルし、サンプリング結果に応じて、ランダムビット３１６を出力する。逐次的なランダムビット３１６は、ランダムビットストリームを形成する。

図示したランダム数生成器は、さらに、起動のための手段３２２と、停止のための手段３２８と、平均値を決定するための手段３３０とを備えている。起動のための手段３２２は、クロック信号を提供するための手段３０２と、サンプル信号を提供するための手段３０６とを制御する。起動のための手段３２２は、サンプル信号を提供するための手段３０６に入力される開始信号３４０と、クロック信号を提供するための手段３０２に入力されるイネーブル（Enable）信号３４２とを出力する。手段３０２・３０６は、イネーブル信号３４２と開始信号３４０とに応答して、第１クロック信号３１０と、サンプル信号３１４とを生成し始める。クロック信号を提供するための手段３０２と、サンプル信号を提供するための手段３０６とは、停止のための手段３２８によって停止する。したがって、停止のための手段３２８には、サンプル信号３１４が入力する。サンプル信号３１４に応答して、停止のための手段３２８は、手段３０２・３０６に入力される停止信号３４６を生成する。停止信号３４６に応答して、手段３０２・３０６は、高速クロック信号３１０とサンプル信号３１４との生成を停止する。

他の一実施形態では、開始信号３４０とイネーブル信号３４２とを調整することができる。したがって、平均値を決定するための手段３３０は、ランダムビットストリーム３１６に接続されている。平均値を決定するための手段３３０は、逐次的なランダムビット３１６の平均値を決定する。上記手段３３０は、制御信号３４８を出力する。制御信号３４８は、逐次的なランダムビット３１６の決定された平均値に応じて、起動のための手段３２２を調整する。

図４に、図３に示す開始信号３４０と、高速クロック信号３１０と、サンプル信号３１４と、図５〜図７に示すｄｏｎｅ信号との特徴を示す。図４から分かるように、サンプル信号３１４は、開始信号３１４に応答している。サンプル信号３１４は、Ｔ_サンプルの時間周期を有している。半分の時間周期Ｔ_サンプル／２の後、サンプリングエッジ４７０が生じる。サンプル信号３１４の最初の立ち上がりエッジであるサンプリングエッジ４７０は、第１の状態と第２の状態との間を周期的に切り替える高速クロック信号３１０のエッジ４７２に整列している。サンプリングエッジ４７０と高速クロック信号３１０のエッジ４７２とは、遅延時間４７４によって整列される。遅延時間４７２は、起動のための手段３２２（図３に示す）によって制御されており、サンプル信号をプロセスするための手段３０６を起動した後、クロック信号を提供するための手段３０２が起動されるまでの時間である。こうしてエッジ４７０・４７２は整列される。

サンプリングエッジ４７０とクロック信号のエッジ４７２との整列により、周波数ビード（frequency beating）が回避され、特に低くジッタされたサンプリングクロック信号の存在下では、ランダムビットストリームデータ品質が最大化される。さらに、不均衡デューティサイクルｄは、生成されたランダムビットストリーム３１６（図３に示す）の均衡に影響を及ぼさない。ｄｏｎｅ信号４１７は、サンプリングエッジ４７０に応答して起動され、ランダムビット３１６の生成を示す。

図５に、ランダムビットストリームを提供するための装置の他の実施形態を示す。ランダムビットストリームを提供するための装置５００は、高周波リング発振器５０２によって形成されたクロック信号を提供するための手段と、低周波リング発振器５０４とコンフィギュレーション可能なプリスケーラ（configurable prescaler）５０６とによって形成されたサンプル信号を提供するための手段と、サンプリング素子またはサンプラー５０８によって形成されたサンプリングのための手段とを備えている。高周波発振器５０２は、サンプラー５０８に入力される、図４に示す高速クロック信号３１０のような高速クロック信号５１０を生成する。低周波発振器５０４は、プリスケーラ５０６に入力される、図２に示す低速クロック信号１１２のような低速クロック信号５１２を生成する。プリスケーラ５０６は、低速クロック信号５１２をプリスケールし、サンプラー５０８に入力される、図４に示すサンプル信号３１４のようなサンプル信号５１４を出力する。サンプラー５０８は、サンプル信号５１４のサンプリングエッジに応答して、高速クロック信号５１０をサンプルする。サンプリングの結果に対応して、サンプラー５０８は、ランダムビット５１６とｄｏｎｅ信号５１７とを出力する。ｄｏｎｅ信号５１７は、新しいランダムビット５１６の生成を表し、発振器５０２・５０４を停止するために使用される。装置５００は、さらに、開始信号５４０を遅延し、イネーブル信号５４２を出力するための手段５２４を備えている。遅延のための手段５２４は、図３に示すような起動のための手段３２２の一部である。開始信号５４０は、低周波発振器５０４を起動する。イネーブル信号５４２は、高周波発振器５０２を起動する。遅延のための手段５２４は、開始信号５４０を図４に示すような遅延時間だけ遅延することにより、サンプリングエッジと高速クロック信号５１０のエッジとを整列する。遅延のための手段５２４は、制御信号５４８に応答する。

制御信号５４８は、サンプル信号のサンプリングエッジを高速クロック信号のエッジに同期させるための、図３において説明したような、フィードバックループの一部である。その結果、たとえ低周波発振器５０４とプリスケーラ５０６とが高速クロック信号５１０の周期に関して低いジッタを特徴とするとしても、逐次的なランダムビット５１６によって形成されたランダムビットストリームは均衡である。

サンプリングエッジのジッタの標準偏差σ’（Ｔ_サンプル）を調整するために、プリスケーラ５０６のプリスケール因数は調整可能である。

図６に、ランダムビットストリームを提供するための装置６００の他の実施形態の概略図を示す。尚、図５に既に記載し説明された構成については、同じ参照番号を付し、その説明を省略する。この実施形態では、低周波リング発振器５０４は、低周波リング発振器６０４と、線形フィードバックシフトレジスタ（ＬＦＳＲ; linear feedback shift register）６０５とを備えている。低周波リング発振器６０４とＬＦＳＲ６０５とには、開始信号５４０が入力される。ＬＦＳＲ６０５に対して、開始信号５４０はリセット信号である。ＬＦＳＲ６０５は、低速クロック信号５１２が入力するように構成されており、低速クロック信号５１２によってクロックされる。ＬＦＳＲ６０５は、低周波リング発振器６０４に接続されていることにより、低周波リング発振器６０４の平均周期を妨害する。

開始信号５１４を遅延するための手段５２４は、第１遅延ライン６２４と、第２遅延ライン６２５とを備えている。第１遅延ライン６２４は、大まかな遅延を行う線であり、第２遅延ライン６２５は、細かい遅延を行うラインである。２つの遅延ライン６２４・６２５を調整するために、制御信号５４８は、図５に示すように、大まかな制御を行う信号６４８と、細かい制御を行う信号６４９とを有している。

本実施形態では、停止のための手段は、停止信号６４６によって形成されている。停止信号６４６は、サンプル信号５１４に等しく、高周波発振器５０２と、低周波発振器６０４とに入力する。サンプル信号５１４のサンプリングエッジと、高速クロック信号５１０のエッジとを同期させるために、発振器５０２・６０４は、各サンプリング工程の後に停止され、開始信号５４０によって提供される外部命令に応じて再び開始される。高速リング発振器５０２は、低周波リング発振器に関する遅延時間の後に開始する。図３において説明したように、ランダムビット５１６出力ストリームの平均値に応じて、フィードバックループによって、遅延時間を調整することができ、したがって、エッジの同期化が得られる。遅延時間は、大まかな制御を行う信号６４８によって制御される大まかな遅延を行うライン６２４と、細かい制御を行う信号６４９によって制御される細かい遅延を行うライン６２５とによって調整される。フィードバックループのトランジション応答の速度を上げるために、遅延のための調整可能な手段５２４は、２つの異なる粒状の遅延ライン６２４・６２５によって実施されている。フィードバックループは、高速クロック信号５１０の信号経路と、開始信号５４０からサンプラー５０８への低速クロック信号５１２およびサンプル信号５１４の信号経路との間の各非対称を、ワイヤ伝播遅延時間とサンプラーセットアップ時間とを含めて、補償する。

低周波発振器６０４が周期的な妨害に同期するのを回避するため、低速クロック信号５１２の平均周期の擬似ランダムスクランブリングが採用される。したがって、低周波発振器５０４は、擬似ランダムスクランブリングを行うためのＬＦＳＲ６０５を備えており、周期的な妨害との同期化が回避される。ＬＦＳＲ６０５は、新しい生成サイクルの開始時に、開始信号５４０に応答して、再びそのリセット値から開始する。したがって、装置６００が新しいランダムビット５１６を生成し始める度に、同じ擬似ランダムシーケンスが繰り返される。その結果、プリスケーラ５０６の後、サンプル信号５１４の周期における変動は、低周波発振器６０４自体のジッタによるものであり、擬似ランダム変調は見られない。したがって、何らかの人工的な擬似無作為性をランダムビットストリーム５１６に導入せずに、同期化問題は対処される。

上記で説明した実施形態では、低周波発振器は、開始信号の開始パルスの立ち下がりエッジにおいてイネーブルされ、高速発振器は、フィードバックループによって調整される遅延の後にイネーブルされる。サンプリング信号の第１の立ち上がりエッジにおいてクロック信号をサンプリングした後、ｄｏｎｅパルスが生成され、双方の発振器は、停止され、新しいサイクルを再び開始することが出来る。ｄｏｎｅ信号の代わりに、サンプル信号が発振器に入力して、サンプルエッジによって停止する構成としてもよい。なお、開始パルスがシステムクロックに同期している場合は、ランダムビット生成も同期するであろう。その結果、クロックからの何らかの妨害は、各生成サイクルの間は同じものであり、フィードバックループによって補償されている。上記信号は、デューティサイクルとトランジションとに関しては異なる特徴を有していてもよいことは明らかである。

図７に、図６に示すようなランダムビット源を提供するための、提案された装置６００を採用した真正ランダム数生成器の最上位のアーキテクチャを示す。真正ランダム数生成器は、ランダムビットストリームを提供するための装置６００と、最上位制御器（ＲＮＧＰＣＴＲＬ）７５０と、遅延ライン制御器７５２と、ポスト処理レジスタ７５４とを含む主要な４つの機能ブロックを備えている。ポスト処理レジスタ７５４は、装置６００とｄｏｎｅ信号５１７とによって生成された逐次的なランダムビットによって形成されるランダムビットストリーム５１６に接続されており、３２ビット幅のランダムビット出力ワード７６０を出力する。遅延ライン制御器７５２は、ランダムビットストリーム５１６とｄｏｎｅ信号５１７とに接続されており、大まかな制御を行う信号６４８と、細かい制御を行う信号６４９とを生成する。最上位制御器７５０は、ｄｏｎｅ信号５１７と、ランダムビットストリーム５１６と、出力信号７６０とに接続されている。さらに、最上位制御器７５０は、要求信号７６２を入力し、肯定応答信号７６４と、警告信号７６６と、エラー信号７６８とを出力する。

新しいランダムワード７６０に対する要求が要求信号７６２を介して受信される場合、ランダムビット５１６は、装置６００によって生成され、ポスト処理レジスタ７５４によって処理される。最上位制御器７５０は、ランダムビットストリーム５１６における所望のトランジション数が達成されるまで、開始信号５４０によって、ランダムビット５１６の生成を制御する。次に、肯定応答信号７６４が立ち上がるか、または、最大圧縮率の後に検出されるトランジションがあまりにも少ない場合は、警告信号７６６が起動する。したがって、ランダムビットストリームの圧縮率は、ランダムビットストリーム５１６の統計的品質に応じて劇的に変化する。ランダムビットストリーム５１６のこのような適応性ポスト処理は、ランダムビットストリームを提供するための提案された装置６００の更なる利点である。

上記の実施形態では、インバーターのチェーンまたはバッファのチェーンを、遅延ラインの代わりに使用することができる。他の一実施形態では、第２手段は、サンプリング周波数に対して制御可能なように配置されている。その結果、処理量とランダム数品質とを交換することができる。このことにより、ランダムビットストリームを提供するための装置を異なるアプリケーションへ適用することができる。

従来技術のランダム数生成器源を示す図である。従来技術のランダム数生成器源の信号の特徴を示す図である。本発明のランダムビットストリームを提供するための装置の概略図である。本発明のランダムビットストリームを提供するための装置の信号の特徴を示す図である。本発明の他の一実施形態のランダムビットストリームを提供するための装置の概略図である。本発明の他の一実施形態のランダムビットストリームを提供するための装置の概略図である。本発明のランダムビットストリームを提供するための装置に基づいたランダム数生成器の概略図である。

符号の説明

１００ランダム数生成器源
１０２高周波発振器
１０４低周波発振器
１０６プリスケーラ
１０８サンプラー
１１０高速クロック信号
１１２低速クロック信号
１１４サンプル信号
１１６ランダムビット信号
１２０デジタルポストプロセッサ
１２２ランダムビットストリーム
３００ランダムビットストリームを提供するための装置
３０２クロック信号を提供するための手段
３０６サンプル信号を提供するための手段
３０８サンプリングのための手段
３１０高速クロック信号
３１４サンプル信号
３１６ランダムビット
３２２起動のための手段
３２８停止のための手段
３３０平均値を決定するための手段
３４０開始信号
３４２イネーブル信号
３４６停止信号
３４８制御信号
４１７ｄｏｎｅ信号
４７０サンプリングエッジ
４７２高速クロック信号のエッジ
４７４遅延時間
５００ランダムビットストリームを提供するための装置
５０２高周波発振器
５０４低周波発振器
５０６プリスケーラ
５０８サンプラー
５１０高速クロック信号
５１２低速クロック信号
５１４サンプル信号
５１６ランダムビット
５１７ｄｏｎｅ信号
５２４遅延のための手段
５４０開始信号
５４８制御信号
６００ランダムビット信号を提供するための装置
６０４低速発振器
６０５線形フィードバックシフトレジスタ
６２４大まかな遅延を行う線
６２５細かい遅延を行う線
６４６停止信号
６４８大まかな制御を行う信号
６４９細かい制御を行う信号
７５０制御器
７５２遅延線制御器
７５４ポスト処理レジスタ
７６０ランダムワード
７６２要求信号
７６４肯定応答信号
７６６警告信号
７６８エラー信号

Claims

第１の状態と第２の状態との間を周期的に切り替わるクロック信号（５１０）を生成するための第１の手段（５０２）と、
サンプリングエッジを有するサンプル信号を生成するための第２の手段（５０４；５０６）と、
上記サンプリングエッジを上記クロック信号のエッジ（４７２）と並ぶようにするために、上記第１の手段と上記第２の手段とを起動するための第３の手段と、
上記サンプル信号のサンプリングエッジに応じて、上記クロック信号をサンプリングし、サンプリング結果に応じて、ランダムビット（５１６）を生成するための第４の手段（５０８）と、
上記サンプリングエッジに応じて、上記第１の手段および上記第２の手段を停止するための第５の手段（６４６）と、
逐次ランダムビット（５１６）の平均値を決定するとともに、上記平均値に基づいて制御信号（５４８；６４８、６４９）を生成するための第６の手段（７５２）と、を備えているランダムビットストリームを提供するための装置であって、
上記第３の手段は、上記第１の手段（５０２）を起動するための開始信号（５４０）を、遅延時間（４７４）を用いて遅延するための遅延ライン（５２４）を有しており、該遅延時間は、上記制御信号（５４８；６４８、６４９）に対応しているとともに、クロック信号（５１０）のエッジ（４７２）にサンプリングエッジ（４７０）が整列するように調整するように構成されており、
逐次ランダムビットがランダムビットストリームを形成するように構成されていることを特徴とするランダムビットストリームを提供するための装置。
上記第１の手段は、第１の発振器（５０２）であることを特徴とする請求項１に記載のランダムビットストリームを提供するための装置。
上記第２の手段は、
別のクロック信号（５１２）を生成するための第２の発振器（５０４）と、
上記別のクロック信号をプリスケールし、サンプル信号（５１４）を生成するためのプリスケーラ（５０６）と、を有していることを特徴とする請求項１または２に記載のランダムビットストリームを提供するための装置。
上記サンプル信号（５１４）のサンプリングエッジ（４７０）がジッタされた、サンプリングエッジのジッタの標準偏差σ’（Ｔ_サンプル）は、クロック信号（５１０）の周期（Ｔ_高速）よりも小さいことを特徴とする請求項１から３の何れか１項に記載のランダムビットストリームを提供するための装置。
上記第２の発振器（５０４）は、上記別のクロック信号（５１２）の平均周期をスクランブルするための第７の手段（６０５）を有していることを特徴とする請求項３または４に記載のランダムビットストリームを提供するための装置。
ランダムビットストリームのポスト処理を行うとともに、ランダムビットストリームの統計的品質に依存した警告信号（７６６）を生成するための手段（７５０、７５４）をさらに備えていることを特徴とする請求項１から５の何れか１項に記載のランダムビットストリームを提供するための装置。
上記第１の発振器および第２の発振器（５０２、５０４）は、リング発振器であることを特徴とする請求項３から６の何れか１項に記載のランダムビットストリームを提供するための装置。
デジタルゲートによって実現されることを特徴とする請求項１から７の何れか１項に記載のランダムビットストリームを提供するための装置。