CN101788899B - 一种低功耗数字真随机源 - Google Patents

Abstract

本发明公开了一种低功耗数字真随机源。它包括高速随机振荡信号发生器、交错停振控制单元、时钟发生器和采样单元。采用交错停振控制单元控制高速随机振荡信号发生器，产生高速振荡信号，经采样单元采样后，输出高速高熵值的随机比特流。在系统复位控制信号有效时，交错停振控制单元与采样单元均可复位，高速随机振荡信号发生器和时钟发生器中的振荡器均停止振荡。本发明由于使用标准数字电路单元实现，结构紧凑，相对资源消耗少，且通过对环路振荡器的控制实现了功耗的降低。适合于集成在数字集成电路中使用，应用方式灵活，且设计通用性强，适用于多种数字集成电路实现方法，如FPGA、ASIC。

Description

一种低功耗数字真随机源

技术领域

本发明涉及一种低功耗数字真随机源，主要用于随机数发生器中，作为熵源，产生高速高熵值的随机序列。

背景技术

真随机数发生器应用广泛，其应用领域涉及密钥产生、验证协议、零知识验证、数字签名机制等。真随机数发生器中，决定其特性优劣的最重要部分是随机源。目前，公知的随机源实现方法有基于电阻热噪声提取方法、基于PN结散射噪声的方法、基于混沌的方法。上述随机源实现方法，多数采用模拟电路实现，占用面积大。涉及到随机源的信息安全应用芯片，绝大多数是数字系统。如果随机源和其他数字电路集成在一个芯片内，其内部噪声产生随机源的同时会对其他数字电路模块产生负面影响。而且普遍地讲，纯数字集成电路的设计可靠性要大于数模混合集成电路。当然在数字集成电路中，实现基于线性反馈移位寄存器的伪随机数发生器也很方便，伪随机数统计特性良好。但是，伪随机数容易受到攻击，而且是可以预见和重演的，在安全强度较高的应用中，伪随机数是不合适的。因此，设计一种纯数字电路实现的真随机源是十分必要的。

发明内容

本发明的目的是针对现有技术的不足，提供一种低功耗数字真随机源。

本发明的目的是通过以下技术方案来实现的：

低功耗数字真随机源包括高速随机振荡信号发生器、交错停振控制单元、时钟发生器和采样单元：时钟发生器与交错停振控制单元、高速随机振荡信号发生器依次相连，时钟发生器、高速随机振荡信号发生器与采样单元分别相连，在系统复位控制信号有效时，交错停振控制单元与采样单元均可复位，高速随机振荡信号发生器和时钟发生器中的振荡器均停止振荡。

所述的高速随机振荡信号发生器包括两个相互独立的受控振荡器OSC1、OSC2和一个异或门X9，所述的OSC1包括2个与非门N1、N2，4个异或门X1～X4，20个反相器I1～I20，与非门N1的两个输入端分别与系统复位控制信号Reset和异或门X1的输出端相连，与非门N2的两个输入端分别与交错停振控制单元的一个输出ctrl1和与非门N1的输出端相连，反相器I1的输入端与与非门N2的输出端相连，反相器I1与反相器I2～I20依次相连，异或门X4的两个输入端分别与反相器I19、反相器I20的输出端相连，异或门X3的两个输入端分别与异或门X4、反相器I1的输出端相连，异或门X2的两个输入端分别与异或门X3、与非门N2的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连；所述的OSC2包括2个与非门N3、N4，4个异或门X5～X8，19个反相器I21～I39，与非门N3的两个输入端分别与系统复位控制信号Reset和反相器I39的输出端相连，与非门N4的两个输入端分别与交错停振控制单元的另一个输出ctrl2和异或门X5的输出端相连，异或门X5的两个输入端分别与与非门N3和反相器I39的输出端相连，异或门X6的两个输入端分别与反相器I21、反相器I39的输出端相连，异或门X7的两个输入端分别与反相器I22、反相器I39的输出端相连，异或门X8的两个输入端分别与反相器I38、反相器I39的输出端相连，反相器I21的输入端与与非门N4的输出端相连，反相器I22的输入端与异或门X6的输出端相连，反相器I23的输入端与异或门X7的输出端相连，反相器I23与反相器I24～I38依次相连，反相器I39的输入端与异或门X8的输出端相连，异或门X9的两个输入端分别与反相器I20、反相器I39的输出端相连，异或门X9的输出为高速随机振荡信号发生器的输出信号Signal。

所述的交错停振控制单元包括与门A1、异或门X10、反相器I40和6个带复位的D型边沿触器D1～D6，触发器D6的输出端与触发器D5～D1依次相连，触发器D6的输入端D与异或门X10的输出端相连，触发器D1～D6的时钟输入端cp分别与时钟发生器的输出Clock相连，触发器D1～D6的复位端CLR分别与系统复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2～D6的反相输出端Q相连，异或门X10的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，反相器I40的输入端与触发器D1的输出端相连，触发器D1输出全状态伪随机序列作为交错停振控制单元的一个输出停振控制信号ctrl2，反相器I40输出端为另一个输出停振控制信号ctrl1。

所述的时钟发生器包括与非门N5、缓冲器B及2n个反相器I41～I2n+40，与非门N5的两个输入端分别与系统复位控制信号Reset和反相器I2n+40的输出端相连，反相器I41的输入端与与非门N5的输出端相连，反相器I41与反相器I42～I2n+40依次相连，缓冲器B 1的输入端与反相器I2n+40的输出端相连，缓冲器B1的输出端为时钟发生器的输出时钟信号Clock。

所述的采样单元由带复位的D型边沿触发器D7来实现，触发器D7的时钟输入端cp与时钟发生器的输出Clock相连，触发器D7的复位端CLR与系统复位控制信号Reset相连，触发器D7的输入端D与高速随机振荡信号发生器的输出Signal相连。当系统复位控制信号有效时，采样单元复位；当系统复位控制信号无效时，采样单元用时钟发生器的输出时钟Clock对高速随机振荡信号发生器输出的振荡信号Signal进行采样，输出随机序列Output。

本发明与现有技术相比具有的有益效果：

1.低功耗：采用交错停振控制，利用交错停振控制单元输出的全状态伪随机序列信号随机控制高速随机振荡信号发生器中两个受控振荡器轮流振荡，任何时候两个振荡器至多只有一个处于振荡工作状态；同时，在系统复位控制信号有效时，交错停振控制单元与采样单元均可复位，高速随机振荡信号发生器和时钟发生器中的振荡器均停止振荡。从而有效降低了系统动态功耗。

2.良好的随机性：高速随机振荡信号发生器中，两个振荡器引入了复杂的异步非线性前馈和线性反馈逻辑，较传统的奇数个反相器级联的环路振荡器，因噪声等因素引起的亚稳态和混乱现象将更为显著，其相位关系的随机性更好，且耦合效应显著降低，振荡器输出信号同时具备数字和模拟层面的随机性；同时，交错停振控制单元输出控制信号的随机性使得高速随机振荡信号发生器中两个受控振荡器异或后的输出具有更高的不确定性，而非线性逻辑的引入则大大提高了系统的线性复杂度，经过采样可获得高速高熵值的随机数。

3.良好的通用性：本发明采用标准数字电路单元实现，结构紧凑，资源消耗小，易于集成到数字集成电路中；且设计通用性强，可移植到不同的数字集成电路实现形式，如FPGA、ASIC。

附图说明

图1是低功耗数字真随机源的结构框图；

图2是高速随机振荡信号发生器的电路原理图；

图3是交错停振控制单元的电路原理图；

图4是时钟发生器的电路原理图；

图5是采样单元的电路原理图；

图6是自由振荡的Fibonacci振荡器一般形式原理图；

图7是自由振荡的Galois振荡器一般形式原理图。

具体实施方式

下面结合附图详细说明本发明。

如图1所示，低功耗数字真随机源包括高速随机振荡信号发生器、交错停振控制单元、时钟发生器和采样单元：时钟发生器与交错停振控制单元、高速随机振荡信号发生器依次相连，时钟发生器、高速随机振荡信号发生器与采样单元分别相连，在系统复位控制信号有效时，交错停振控制单元与采样单元均可复位，高速随机振荡信号发生器和时钟发生器中的振荡器均停止振荡。当系统复位控制信号无效时，高速随机振荡信号发生器在交错停振控制单元的控制下，输出高速随机振荡信号，采样单元用时钟发生器产生的时钟对该振荡信号进行采样，输出随机序列。

如图2所示，高速随机振荡信号发生器包括两个相互独立的受控振荡器OSC1、OSC2和一个异或门X9，用于产生高速随机振荡信号Signal。OSC1和OSC2采用改进的Fibonacci和Galois结构，可分别称为受控Fibonacci振荡器和受控Galois振荡器。受控Fibonacci振荡器OSC1包括2个与非门N1、N2，4个异或门X1～X4，20个反相器I1～I20，与非门N1的两个输入端分别与系统复位控制信号Reset和异或门X1的输出端相连，与非门N2的两个输入端分别与交错停振控制单元的一个输出ctrl1和与非门N1的输出端相连，反相器I1的输入端与与非门N2的输出端相连，反相器I1与反相器I2～I20依次相连，异或门X4的两个输入端分别与反相器I19、反相器I20的输出端相连，异或门X3的两个输入端分别与异或门X4、反相器I1的输出端相连，异或门X2的两个输入端分别与异或门X3、与非门N2的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连；受控Galois振荡器OSC2包括2个与非门N3、N4，4个异或门X5～X8，19个反相器I21～I39，与非门N3的两个输入端分别与系统复位控制信号Reset和反相器I39的输出端相连，与非门N4的两个输入端分别与交错停振控制单元的另一个输出ctrl2和异或门X5的输出端相连，异或门X5的两个输入端分别与与非门N3和反相器I39的输出端相连，异或门X6的两个输入端分别与反相器I21、反相器I39的输出端相连，异或门X7的两个输入端分别与反相器I22、反相器I39的输出端相连，异或门X8的两个输入端分别与反相器I38、反相器I39的输出端相连，反相器I21的输入端与与非门N4的输出端相连，反相器I22的输入端与异或门X6的输出端相连，反相器I23的输入端与异或门X7的输出端相连，反相器I23与反相器I24～I38依次相连，反相器I39的输入端与异或门X8的输出端相连，异或门X9的两个输入端分别与反相器I20、反相器I39的输出端相连，异或门X9的输出为高速随机振荡信号发生器的输出信号Signal。

当系统复位控制信号有效即Reset＝0时，与非门N1和N3输出端固定为高电平，OSC1和OSC2均停止振荡；当系统复位控制信号无效即Reset＝1时，N1和N3相当于反相器。Ctrl1和Ctrl2为交错停振控制单元输出的两个相位恰好相反的停振控制信号，当Ctrl2＝1时，Ctrl1＝0，N4相当于反相器，受控Galois振荡器OSC2自由振荡(自由振荡的Galois振荡器一般形式原理图如图7所示)，N2输出封锁在高电平，受控Fibonacci振荡器OSC1停振；当Ctrl2＝0时，Ctrl1＝1，N4输出封锁在高电平，受控Galois振荡器OSC2停振，N2相当于反相器，受控Fibonacci振荡器OSC1自由振荡(自由振荡的Fibonacci振荡器一般形式原理图如图6所示)。由此，高速随机振荡信号发生器中两个受控振荡器OSC 1、OSC2在交错停振控制单元输出的控制信号作用下交错振荡，两振荡器输出经X9作异或后送至采样单元。

如图3所示，交错停振控制单元包括与门A1、异或门X10、反相器I40和6个带复位的D型边沿触器D1～D6，用于产生对高速随机振荡信号发生器中两个受控振荡器的停振控制信号ctrl1、ctrl2。触发器D6的输出端与触发器D5～D1依次相连，触发器D6的输入端D与异或门X10的输出端相连，触发器D1～D6的时钟输入端cp分别与时钟发生器的输出Clock相连，触发器D1～D6的复位端CLR分别与系统复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2～D6的反相输出端Q相连，异或门X10的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，反相器I40的输入端与触发器D1的输出端相连，触发器D1输出全状态伪随机序列作为交错停振控制单元的一个输出停振控制信号ctrl2，反相器I40输出端为另一个输出停振控制信号ctrl1。

当系统复位控制信号有效即Reset＝0时，触发器D1～D6复位，此时状态序列为000000；当系统复位控制信号无效即Reset＝1时，D1～D6构成的移位寄存器序列在A1、X10所构成的非线性反馈逻辑函数作用下，进行状态转换，反馈逻辑函数可表示为

$D6=Q6\⊕Q1\⊕(\stackrel{\‾}{Q6}\·\stackrel{\‾}{Q5}\·\stackrel{\‾}{Q4}\·\stackrel{\‾}{Q3}\·\stackrel{\‾}{Q2}),$

因此000000的下一状态序列为100000，在时钟控制下，每个时钟周期发生一次状态转换，其状态转换图包含了所有可能状态序列，移位寄存器D1～D6输出长度为2⁶的全状态伪随机序列(即M序列)。输出停振控制信号Ctrl1和Ctrl2分别取自反相器I40的输出和输入端，相位相反，对高速随机振荡信号发生器中两个受控振荡器OSC1和OSC2实现交错停振控制，因Ctrl1和Ctrl2本身具备伪随机特性，从而进一步提高了随机振荡信号Signal的随机性。

如图4所示，时钟发生器包括与非门N5、缓冲器B及2n个反相器I41～I2n+40，用于产生系统时钟信号Clock。与非门N5的两个输入端分别与系统复位控制信号Reset和反相器I2n+40的输出端相连，反相器I41的输入端与与非门N5的输出端相连，反相器I41与反相器I42～I2n+40依次相连，缓冲器B1的输入端与反相器I2n+40的输出端相连，缓冲器B1的输出端为时钟发生器的输出时钟信号Clock。

其中与非门和2n个反相器依次首尾相接，可称之为受控环形振荡器。当系统复位控制信号有效即Reset＝0时，与非门N5输出端固定为高电平，受控环形振荡器停振；当系统复位控制信号无效即Reset＝1时，与非门N5相当于反相器，此时受控环形振荡器相当于一个奇数个反相器构成的环形振荡器，输出周期性的方波信号，系统时钟Clock可由该环形振荡器中任一逻辑门的输出引出后通过缓冲器B获得，并送至交错停振控制单元和采样单元作为时钟。

如图5所示，采样单元由带复位的D型边沿触发器D7来实现，触发器D7的时钟输入端cp与时钟发生器的输出Clock相连，触发器D7的复位端CLR与系统复位控制信号Reset相连，触发器D7的输入端D与高速随机振荡信号发生器的输出Signal相连。当系统复位控制信号有效即Reset＝0时，采样单元复位；当系统复位控制信号无效即Reset＝1时，采样单元用时钟发生器的输出时钟Clock对高速随机振荡信号发生器输出的振荡信号Signal进行采样，输出随机序列Output。

自由振荡的Fibonacci振荡器一般形式原理图如图6所示。自由振荡的Fibonacci振荡器一般形式包括了m个首尾级联的反相器。反馈连接方式由系数f_i决定，当f_i＝1时连接闭合，当f_i＝0时连接断开，该级箭头对应的异或门不存在。图中相应的系数和反相器的标号自左向右编号。最后的反相器输出与前面所有系数f_i＝1的反相器输出一起异或后，反馈给第一级反相器的输入。输出信号可以由任何一级反相器的输出提供。

对于图中的模型，可以将其反馈系数表示为特征多项式的形式：

$f\left(x\right)={\mathrm{\Σ}}_{i=0}^m{f}_i{x}^i,$ f₀＝f_m＝1

当特征多项式当且仅当满足式(1)条件时，Fibonacci振荡器没有固定点，即可以自激振荡。

f(x)＝(1+x)h(x)and h(1)＝1(1)

其中f(x)可以被1+x整除，且h(x)不能被1+x整除。反相器级数m可以取大于2的任意整数。

满足条件(1)的Fibonacci振荡器只包含一个长度为2的短周期。更长的周期需要由多项式h(x)来决定，如果h(x)是本原多项式，那么存在一个长度为2^m-2的长周期。

上述实施例中，当Reset＝1，ctrl1＝1，即对受控Fibonacci振荡器OSC1的停振控制信号无效时，OSC1自由振荡，对应于m＝22，h(x)取本原多项式1+x²+x²¹，特征多项式f(x)＝(1+x)h(x)＝1+x+x²+x³+x²¹+x²²的自由振荡Fibonacci振荡器。

图7所示是自由振荡的Galois振荡器一般形式原理图。自由振荡的Galois振荡器一般形式包括了k个反相器。反馈连接方式由系数g_i决定，当g_i＝1时连接闭合，当g_i＝0时连接断开，该级箭头对应的异或门不存在。图中相应的系数和反相器的标号自左向右编号。第k级反相器的输出直接作为反馈信号。如果g_i＝0，第i+1级反相器的输入直接由第i级反相器的输出决定。如果g_i＝1，第i+1级反相器的输入由第i级反相器的输出和反馈信号的异或值决定。输出信号可以由任何一级反相器的输出提供。

对于图中的模型，同样可以将其反馈系数表示为特征多项式的形式：

$g\left(x\right)={\mathrm{\Σ}}_{i=0}^k{g}_i{x}^i,$ g₀＝g_k＝1

当且仅当满足式(2)条件时，Galois振荡器没有固定点，即可以自激振荡。

g(1)＝0且k为奇数(2)

上述条件表示，g(x)＝(1+x)j(x)且g(x)的级数是奇数。

满足条件(2)的情况下，当且仅当满足附加条件j(1)＝1时，Galois振荡器只包含一个长度为2的短周期。更长的周期需要由多项式j(x)来决定，如果j(x)是本原多项式，那么存在一个长度为2^k-2的长周期。

上述实施例中，当Reset＝1，ctrl2＝1，即对受控Galois振荡器OSC2的停振控制信号无效时，OSC2自由振荡，对应于k＝21，j(x)取本原多项式1+x³+x²⁰，特征多项式g(x)＝(1+x)j(x)＝1+x+x³+x⁴+x²⁰+x²¹的自由振荡Galois振荡器。

上述实施例用来解释说明本发明，而不是对本发明进行限制，在本发明的精神和权利要求的保护范围内，对本发明作出的任何修改和改变，都落入本发明的保护范围。

Claims (1)

1.一种低功耗数字真随机源，其特征是包括高速随机振荡信号发生器、交错停振控制单元、时钟发生器和采样单元：时钟发生器与交错停振控制单元、高速随机振荡信号发生器依次相连，时钟发生器、高速随机振荡信号发生器与采样单元分别相连，在系统复位控制信号有效时，交错停振控制单元与采样单元均可复位，高速随机振荡信号发生器和时钟发生器中的振荡器均停止振荡；

所述的高速随机振荡信号发生器包括两个相互独立的受控振荡器OSC1、OSC2和一个异或门X9，所述的OSC1包括2个与非门N1、N2，4个异或门X1～X4，20个反相器I1～I20，与非门N1的两个输入端分别与系统复位控制信号Reset和异或门X1的输出端相连，与非门N2的两个输入端分别与交错停振控制单元的一个输出ctrl1和与非门N1的输出端相连，反相器I1的输入端与与非门N2的输出端相连，反相器I1与反相器I2～I20依次相连，异或门X4的两个输入端分别与反相器I19、反相器I20的输出端相连，异或门X3的两个输入端分别与异或门X4、反相器I1的输出端相连，异或门X2的两个输入端分别与异或门X3、与非门N2的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连；所述的OSC2包括2个与非门N3、N4，4个异或门X5～X8，19个反相器I21～I39，与非门N3的两个输入端分别与系统复位控制信号Reset和反相器I39的输出端相连，与非门N4的两个输入端分别与交错停振控制单元的另一个输出ctrl2和异或门X5的输出端相连，异或门X5的两个输入端分别与与非门N3和反相器I39的输出端相连，异或门X6的两个输入端分别与反相器I21、反相器I39的输出端相连，异或门X7的两个输入端分别与反相器I22、反相器I39的输出端相连，异或门X8的两个输入端分别与反相器I38、反相器I39的输出端相连，反相器I21的输入端与与非门N4的输出端相连，反相器I22的输入端与异或门X6的输出端相连，反相器I23的输入端与异或门X7的输出端相连，反相器I23与反相器I24～I35依次相连，反相器I39的输入端与异或门X8的输出端相连；异或门X9的两个输入端分别与反相器I20、反相器I39的输出端相连，异或门X9的输出为高速随机振荡信号发生器的输出信号Signal；

所述的交错停振控制单元包括与门A1、异或门X10、反相器I40和6个带复位的D型边沿触发器D1～D6，触发器D6的输出端与触发器D5～D1依次相连，触发器D6的输入端D与异或门X10的输出端相连，触发器D1～D6的时钟输入端cp分别与时钟发生器的输出Clock相连，触发器D1～D6的复位端 CLR分别与系统复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2～D6的反相输出端 

相连，异或门X10的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，反相器I40的输入端与触发器D1的输出端相连，触发器D1输出全状态伪随机序列作为交错停振控制单元的一个输出停振控制信号ctrl2，反相器I40输出端为另一个输出停振控制信号ctrl1；

所述的时钟发生器包括与非门N5、缓冲器B及2n个反相器I41～I2n+40，与非门N5的两个输入端分别与系统复位控制信号Reset和反相器I2n+40的输出端相连，反相器I41的输入端与与非门N5的输出端相连，反相器I41与反相器I42～I2n+40依次相连，缓冲器B的输入端与反相器I2n+40的输出端相连，缓冲器B的输出端为时钟发生器的输出时钟信号Clock；

所述的采样单元由带复位的D型边沿触发器D7来实现，触发器D7的时钟输入端cp与时钟发生器的输出Clock相连，触发器D7的复位端CLR与系统复位控制信号Reset相连，触发器D7的输入端D与高速随机振荡信号发生器的输出Signal相连；当系统复位控制信号有效时，采样单元复位；当系统复位控制信号无效时，采样单元用时钟发生器的输出时钟Clock对高速随机振荡信号发生器输出的振荡信号Signal进行采样，输出随机序列Output。 

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