CN101515228A - 一种真随机数发生器 - Google Patents

Abstract

本发明公开了一种真随机数发生器，它包括随机源模块以及后处理模块。随机源模块用于产生具有随机特性的数字信号，并提供给后处理模块，后处理模块采用循环编码纠错法对该数字信号进行后处理，消除数据信号中的偏置，得到随机数系列。其中随机源模块可以由多组反相器振荡环构成，后处理模块采用线性反馈移位寄存器(LFSR)实现。这种TRNG结构简单，由于仅使用了普通数字逻辑器件，因而本发明具有良好的工艺弱相关性，在进行原型验证后能快速移植到集成电路设计流程中，提高了模块设计的效率，降低了开发的风险。

Description

一种真随机数发生器

技术领域

本发明属于数字集成电路领域，具体为具有弱工艺相关性的低成本真随机数发生器，是一种结构简单、成本低、具有可复用性的随机数发生器电路，其适合应用于加密计算、密钥管理、安全网络通讯等安全敏感场合中，为其提供安全可靠的真随机数序列。

背景技术

随机数在现代密码学中占有重要的位置。在以Rivest-Shamir-Adleman算法(RSA)、椭圆曲线密码学(ECC)等为代表的非对称密钥加密体制中需要有安全可靠的随机数来生成密钥，而在网络安全协议中，密钥分配时的临时交换号往往采用随机数来进行握手。在这些敏感场合中，随机数发生器得到了广泛的应用。真随机数发生器(TRNG)往往以某一随机物理过程作为参考随机源，通过特定的电路对随机源的信号进行采样并转化为数字信号。

目前按照真随机数发生器(TRNG)所采用的随机源的不同可以分为三大类设计方法：直接放大法、离散时间混沌法以及振荡采样法。直接放大法与离散时间混沌法都需要采用模拟电路，因而依赖于集成电路工艺，且资源消耗大。已有的振荡采样法尽管硬件开销小，但是由于使用了诸如PLL等特殊的功能资源，导致设计由FPGA验证转入芯片设计时移植困难。

发明内容

本发明的目的在于提供一种真随机数发生器，它具有弱工艺相关性，能够将设计从可编程门阵列(FPGA)中无缝移植到专用集成电路(ASIC)中，提高了模块设计的效率，并降低了设计风险。

本发明提供的真随机数发生器，它包括随机源模块以及后处理模块；随机源模块用于产生具有随机特性的数字信号，并提供给后处理模块，后处理模块采用循环编码纠错法对该数字信号进行后处理，消除数据信号中的偏置，得到随机数系列。

本发明利用数字集成电路中存在的时钟抖动以及相位漂移，设计了一种由随机源以及后处理模块构成的TRNG。其中随机源由多组反相器振荡环构成，后处理模块采用线性反馈移位寄存器(LFSR)实现。这种TRNG结构简单，由于仅使用了普通逻辑器件，因而具有弱工艺相关性，其不仅能在FPGA中产生安全可靠的真随机数，而且利用这种弱工艺相关性，可以直接将经过验证后的真随机数发生器移植到各种工艺的集成电路设计中，提高了模块设计的效率，降低了设计风险。

附图说明

图1为本发明提供的真随机数发生器的整体结构示意图；

图2为本发明的随机源的设计图；

图3为本发明的振荡环结构图；

图4为本发明的获取的抖动信号的原理示意图；

图5为本发明的后处理模块的设计图；

图6为本发明振荡环的组数与随机性的关系图；

图7为本发明振荡环的FPGA布局图；

图8为本发明采样频率与随机性的关系图。

具体实施方式

下面结合附图和实例对本发明作进一步详细的说明。

如图1所示，本发明包括随机源模块1以及后处理模块2。随机源模块1用来产生具有随机特性的数字信号，后处理模块2则负责对该数字信号进行后处理，以消除数据中的偏置。

如图2所示，随机源模块1包括依次串接的振荡环阵列、异或门4和采样器5，振荡环阵列由振荡环31、32、...、3N并联构成，N为正整数。当输入的使能信号有效以后，各振荡环电路开始工作，产生自振荡时钟信号。随后各振荡环的输出信号经过异或门4进行异或运算。经过异或后的输出信号由采样器5接收。采样器5使用输入的采样时钟对异或后的数据进行采样和同步，最后采样信号作为原始的随机序列传输到后处理模块2中，由其进行进一步的处理。

如图3所示，振荡环为由依次串联的多路选择器3.0和反相器3.1、3.2、...、3.M首尾相联构成的环路，M为奇数。多路选择器3.0根据输入的使能信号在电源端和反相器3.M的输出之间进行选择，再作为反相器3.1的输入。当使能信号无效时，多路选择器3.0的输出为高电平，振荡环电路为开环状态，振荡环停止工作。当使能信号有效时，多路选择器3.0的输出切换到反相器3.M的输出，反相器3.1、3.2、...、3M组成一个闭合的环路。这时振荡环开始自振荡，在输出得到一个高频的振荡时钟。该时钟信号的周期与门延时以及反相器的个数有关，而与外部信号无关。在环路中加入多路选择器。可以在无需随机数发生器工作时，关闭振荡环，降低系统功耗。

振荡环在原理上是利用了数字电路中时钟信号存在的抖动现象，来产生随机信号的。抖动现象是指在芯片的某一个给定点上时钟周期发生的暂时变化，即时钟周期在每个不同的周期上可以缩短或加长。抖动可以用许多方法来衡量和表征，它是一个平均值为零的随机变量。除了时钟抖动以外，两个独立时钟之间的相位漂移也具有随机的特性。因而抖动信号和相位漂移适合于在数字电路中作为真随机数发生器的噪声源。而是否能准确地提取这种随机信号是设计真随机数发生器的关键。

振荡环的输出不可避免地存在着时钟抖动以及相位漂移，因而将相同长度的两组振荡环的输出相异或就可以得到一组由随机信号构成的新波形，如图4所示。该波形包含了两条振荡环之间的时钟抖动以及相位偏移。将L(L＞＞2)组振荡环信号相异或时，可以从输出获取更多的随机信号。在本发明中，通过选取不同数目的反相器以及振荡环路可以得到具有不同资源消耗的电路。其中利用3个反相器组成的振荡环电路用来实现具有最小资源开销的随机源电路。

后处理模块2采用循环编码纠错法进行后处理以消除芯片内部可能存在的偏置。如图5所示，后处理模块2由1个11位的线形反馈移位寄存器(LFSR)组成，其中包含了D触发器7.1、7.2、...、7.11与异或门电路6.1、6.2、...、6.5。

第一D触发器7.1的D端口接到随机源模块1的输出端，Q端口接到第二D触发器7.2的D端口。而第二D触发器7.2的Q端口再接到第三D触发器7.3的D端口，第三D触发器7.3的Q端口再接到第四D触发器7.4的D端口。如此依次将D触发器7.1、7.2、...、7.11串联起来。D触发器7.1、7.2、...、7.11的CK端口都由相同的采用时钟信号驱动。而第一D触发器7.1以及第四D触发器7.4的Q端口分别接到第一异或门电路6.1的两个输入端口；异或门电路6.1的输出与第五D触发器7.5的Q端口分别接到第二异或门电路6.2的输入端口；第二异或门电路6.2的输出端口与第七D触发器7.7的Q端口分别接到第三异或门电路6.3的输入端口；第三异或门电路6.3的输出端口与第八个D触发器7.8的Q端口分别接到第四异或门电路6.4的输入端口；第四异或门电路6.4的输出端口第九个D触发器7.9的Q端口分别接到第五异或门电路6.5的输入端口；最后，第五异或门电路6.5的输出端口与第十一D触发器7.11的Q端口分别接到第六异或门电路6.6的输入端口，第六异或门电路6.6的输出端口则作为后处理模块的输出端，输出随机数。当TRNG开始工作以后，由随机源模块1生产的原始随机信号串行输入到后处理模块2，经过电路运算后得到的随机数系列由后处理模块2的输出端给出。

本发明的后处理模块所实现的处理方法为循环编码纠错法。循环编码纠错法是一种采用循环码对原始数据进行重新编码的纠错方法。由于循环编码纠错法具有较强纠错能力且易于实现的优点，因而是后处理的首选方法。本发明选择的循环码的生成方程为：

式中，n＝21，m＝11，[g₀ g₁…g₈ g₉ g₁₀]＝[1 0 0 1 1 0 1 1 1 0 1]。这样后处理模块具有了11/21的压缩率，并可以纠正多位突发错误。

振荡环组数直接影响随机源模块采集随机信号的效率，振荡环数目越多，意味着TRNG输出结果的随机性越好。但是振荡环数目太多，会消耗过多的硬件资源，所以必须要在成本与性能之间进行折中。分别采用20组、50组，80组以及110组振荡环作为TRNG的随机源进行测试，在FPGA平台上的结果如图6所示。从测试结果可以看出，振荡环数目越多，本发明的输出序列的随机特性就越好。

本发明的振荡环路采用了位置约束的限制，以控制各个振荡环的门延时以及路径延时。振荡环中的反相器被约束在了左右相邻的位置，振荡环本身被约束在上下相邻的位置。本发明的FPGA布局如图7所示。

采样时钟频率不仅对本发明的输出统计特性具有影响，而且还决定了本发明的数据产生速率。同样以最小资源的TRNG为对象，当D触发器使用不同的采样时钟频率时，采集随机数序列。将所得到的随机序列进行随机性测试，得到的测试结果如图8所示。实验结果可以看出，采样时钟频率对随机序列的随机特性产生显著影响。

根据以上对TRNG各个参数的讨论，最后采用具有最小资源开销的本发明电路，使用NIST测试程序进行随机性测试，其结果如表1所示。TRNG生成的随机数序列通过了所有测试。对具有最小资源的本发明电路予以综合后，其所占资源情况如表2所示。

由以上的实验结果可以看到，本发明所提出的采用反相器振荡环路实现的本发明设计通过了NIST的随机性测试，并且在设计中没有使用特殊资源或模拟电路，使其具有良好的弱工艺相关性，并且整个设计结构简单，硬件开销小。采用这种方式设计的TRNG，不仅可以在FPGA中得到验证，而还能直接应用于各类安全加密的ASIC芯片中。最后测试采用的TRNG使用了110组的振荡环，但是根据实际需要可以继续增加本发明中的振荡环数目，以获得更好的随机序列。

表1本发明的随机性测试结果

测试项目	P值
		Frequency	0.562082
BlkFreq	0.298656
		CuSumFwd	0.757235
CuSumRev	0.645083
		Runs	0.740724
Longest Run	0.691288
		Binary Rank	0.882304
DFFT	0.292304
		Universal	0.742712
Apen	0.923523
		Serial1	0.771281
Serial2	0.874766
		LinComp	0.638344
Non-periodic Templates	100％
		Random Excursions	0.691504

表2本发明的最小资源占用结果

Logic Utilization	Used
		Number of Slice Flip Flop	22

Number of occupied Slices

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以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施例和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims (5)

1、一种真随机数发生器，其特征在于：它包括随机源模块(1)以及后处理模块(2)；

随机源模块(1)用于产生具有随机特性的数字信号，并提供给后处理模块(2)，后处理模块(2)采用循环编码纠错法对该数字信号进行后处理，消除数据信号中的偏置，得到随机数系列。

2、根据权利要求1所述的真随机数发生器，其特征在于：随机源模块(1)包括依次串接的振荡环阵列、异或门(4)和采样器(5)，该振荡环阵列由N个振荡环(31、32、...、3N)并联构成，N为正整数。

3、根据权利要求2所述的真随机数发生器，其特征在于：振荡环为由依次串联的多路选择器(3.0)和M个反相器(3.1、3.2、...、3.M)首尾相联构成的环路，M为奇数；多路选择器(3.0)根据输入的使能信号在电源端和反相器(3.M)的输出之间进行选择，再作为第一个反相器(3.1)的输入。

4、根据权利要求1、2或3所述的真随机数发生器，其特征在于：后处理模块(2)由线形反馈移位寄存器构成。

5、根据权利要求4所述的真随机数发生器，其特征在于：线形反馈移位寄存器包括第一至第十一D触发器(7.1、7.2、...、7.11)和第一至第六异或门电路(6.1、6.2、...、6.5)；

第一D触发器(7.1)的D端口接到随机源模块(1)的输出端，Q端口接到第二D触发器(7.2)的D端口；而第二D触发器(7.2)的Q端口再接到第三D触发器(7.3)的D端口，第三D触发器(7.3)的Q端口再接到第四D触发器(7.4)的D端口；如此依次将D触发器(7.1、7.2、...、7.11)串联起来；D触发器(7.1、7.2、...、7.11)的CK端口都由相同的采用时钟信号驱动；而第一D触发器(7.1)以及第四D触发器(7.4)的Q端口分别接到第一异或门电路(6.1)的两个输入端口；异或门电路(6.1)的输出与第五D触发器(7.5)的Q端口分别接到第二异或门电路(6.2)的输入端口；第二异或门电路(6.2)的输出端口与第七D触发器(7.7)的Q端口分别接到第三异或门电路(6.3)的输入端口；第三异或门电路(6.3)的输出端口与第八个D触发器(7.8)的Q端口分别接到第四异或门电路(6.4)的输入端口；第四异或门电路(6.4)的输出端口第九个D触发器(7.9)的Q端口分别接到第五异或门电路(6.5)的输入端口；最后，第五异或门电路(6.5)的输出端口与第十一D触发器(7.11)的Q端口分别接到第六异或门电路(6.6)的输入端口，第六异或门电路(6.6)的输出端口则作为后处理模块的输出端。

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