CN104461454A - 一种高速真随机数发生装置 - Google Patents

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Abstract

本发明提供了一种高速真随机数发生装置，基于FPGA实现，包括主控制模块、数字化噪声源、起停控制模块、数字化模块、后处理模块、在线实时随机性检测模块、监测信息处理模块、位拼接处理模块和输出接口，上述模块均集中在一块单板上。本发明还包括了在数字化噪声源中增加了控制高频、大抖动类时钟信号产生环路的闭合与断开的开关信号，且类时钟信号的中心振荡频率控制在1.5GHz至3GHz的范围内。本发明的优点在于：保证了生成随机数的质量，解决了FPGA内部生成随机数速率低、功耗大、随机性能不好的问题。

Description

一种高速真随机数发生装置
技术领域
本发明涉及真随机数领域，特别是一种基于FPGA的高速真随机数发生装置。
背景技术
在现有的真随机数发生器中，基于现场可编程门阵列(FPGA)的真随机数发生器主要是用几个独立高频自由振荡器在频域上的演算作为采样数据的输入，采样后经过线性反馈移位寄存器的偏移纠正，再进入真随机数的实现。
其中，传统方案的真随机数发生器没有加入实时检测模块，不能确保产生的随机数的真随机性。且目前基于FPGA的随机数发生器一般会产生较大的功耗，随机数产生速率较低。
因此，对本领域技术人员而言，真随机数发生器中的FPGA内部在工作时存在功耗大、生成随机数速率低以及随机性能不好的问题。
发明内容
本发明提出了一种高速真随机数发生装置，在随机数发生装置中加入了在线实时随机性检测模块，同时对随机数发生装置中数字化噪声源产生的类时钟信号进行了改进，可以解决在FPGA内部生成随机数速率低、功耗大、随机性能不好的问题。
本发明采用以下技术方案解决上述技术问题：
一种高速真随机数发生装置，基于FPGA实现，包括主控制模块、数字化噪声源、起停控制模块、数字化模块、后处理模块、在线实时随机性检测模块、监测信息处理模块、位拼接处理模块和输出接口，所述模块均集成在一块单板上。
其中，主控制模块完成对高速真随机数发生装置中所有功能模块的协调、监测和控制；数字化噪声源用于产生高频、大抖动类时钟信号，由起停控制模块进行控制；数字化模块利用低频、纯净时钟对数字化噪声源进行采样；采样后的比特流进入后处理模块进行修正、压缩等处理；经过后处理模块输出的比特流复制为两路比特流，分别提供给在线实时随机性检测模块和位拼接处理模块；所述的发生装置把能反映一个序列随机性的几项标准在FPGA内部实现，做成在线实时随机性检测模块，嵌入在真随机数发生装置中，实时检测经过后处理模块输出的比特流是否满足系统随机性的要求，如果不满足，则将检测结果送给监测信息处理模块，并根据监测信息处理模块的控制要求对后处理模块中的算法进行实时调整与适应；位拼接处理模块将多路1比特真随机数流进行位拼接和缓存等；输出接口主要包括高速接口、低速接口和调试接口，其中，所述的高速接口包括低电压差分信号(LVDS)接口和串行器／解串器(SER／DES)接口，所述的低速接口包括集成电路总线接口和标准串口，所述的调试接口采用通用串行总线接口。
进一步地，所述的由数字化噪声源产生的高频、大抖动类时钟信号的中心振荡频率在1.5GHz至3GHz的范围内。
进一步地，所述的高频、大抖动类时钟信号是基于奇数个非门构成的环路产生的，为了有效控制数字化噪声源的功耗，增加了控制环路闭合、断开的开关信号。
本发明的有益效果包括：
1、在线实时随机性检测模块能进行随机性能实时检测，保证生成随机数的质量。
2、由数字化噪声源产生的高频、大抖动类时钟信号的中心振荡频率如果过低，会导致生成随机数的速率降低或是生成随机数的随机性不能满足要求；如果过高，则会使FPGA底层基本器件开关速度大幅度提高，导致局部动态功耗增大，局部温度过高，极有可能使FPGA底层基本器件损坏。因此，高频、大抖动类时钟信号的中心振荡频率在1.5GHz至3GHz的范围内，既能满足速度的要求，也不至于使FPGA受到较大的损坏。
3、增加了控制环路闭合与断开的开关信号，可以有效控制数字化噪声源的功耗。
具体实施方式
本实施例采用的一种高速真随机数发生装置是基于FPGA实现的，包括主控制模块、数字化噪声源、起停控制模块、数字化模块、后处理模块、在线实时随机性检测模块、监测信息处理模块、位拼接处理模块和输出接口。
其中，主控制模块完成对高速真随机数发生装置中所有功能模块的协调、监测和控制；数字化噪声源用于产生高频、大抖动类时钟信号，由起停控制模块进行控制；数字化模块利用低频、纯净时钟对数字化噪声源进行采样；采样后的比特流进入后处理模块进行修正、压缩等处理；经过后处理模块输出的比特流复制为两路比特流，分别提供给在线实时随机性检测模块和位拼接处理模块；所述的发生装置把能反映一个序列随机性的几项标准在FPGA内部实现，做成在线实时随机性检测模块，嵌入在真随机数发生装置中，实时检测经过后处理模块输出的比特流是否满足系统随机性的要求，如果不满足，则将检测结果送给监测信息处理模块，并根据监测信息处理模块的控制要求对后处理模块中的算法进行实时调整与适应；位拼接处理模块将多路1比特真随机数流进行位拼接和缓存等；输出接口主要包括高速接口、低速接口和调试接口，其中，所述的高速接口包括低电压差分信号(LVDS)接口和串行器／解串器(SER／DES)接口，所述的低速接口包括集成电路总线接口和标准串口，所述的调试接口采用通用串行总线接口。
所述的数字化噪声源是通过低频纯净时钟采样高频、大抖动类时钟信号实现的，这里的高频、大抖动类时钟信号的中心振荡频率尤为关键。如果过低，可能导致生成随机数的速率降低或是生成随机数的随机性不能满足要求；而过高，则会使FPGA底层基本器件开关速度大幅度提高，进而导致局部动态功耗增大，局部温度过高，极有可能使FPGA底层基本器件损坏。综上，本发明所述的高频、大抖动类时钟信号的中心振荡频率控制在1.5GHz至3GHz的范围内，既能满足速率要求，也不至于使FPGA受到较大的损坏。
由于真随机数发生装置的动态功耗变化范围主要由数字化噪声源决定，而数字化噪声源的动态功耗主要由高频、大抖动类时钟信号决定，因此所述的高频、大抖动类时钟信号的产生是基于奇数个非门构成的环路。其中，为了控制数字化噪声源的动态功耗，增加了控制环路闭合与断开的开关信号。
以上所述仅为本发明创造的较佳实施例而已，并不用以限制本发明创造，凡在本发明创造的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明创造的保护范围之内。

Claims (5)

1.一种高速真随机数发生装置，基于FPGA实现，包括主控制模块、数字化噪声源、起停控制模块、数字化模块、后处理模块、在线实时随机性检测模块、监测信息处理模块、位拼接处理模块和输出接口。
2.如权利要求1所述的一种高速真随机数发生装置，其特征在于：所述的发生装置把能反映一个序列随机性的几项标准在FPGA内部实现，做成在线实时随机性检测模块，嵌入真随机数发生装置中，实时检测经过后处理模块输出的比特流是否满足系统随机性的要求，如果不满足，则将检测结果送给监测信息处理模块，并根据监测信息处理模块的控制要求对后处理模块中的算法进行实时调整与适应。
3.如权利要求1所述的一种高速真随机数发生装置，其特征在于：所述的主控制模块、数字化噪声源、起停控制模块、数字化模块、后处理模块、在线实时随机性检测模块、监测信息处理模块、位拼接处理模块和输出接口均集成在一块单板上。
4.如权利要求1所述的一种高速真随机数发生装置，数字化噪声源用于产生高频、大抖动类时钟信号，其特征在于：所述的高频、大抖动类时钟信号的中心振荡频率在1.5GHz至3GHz的范围内。
5.如权利要求4所述的一种高速真随机数发生装置，其特征在于：所述的高频、大抖动类时钟信号是基于奇数个非门构成的环路产生的，同时增加了控制环路闭合、断开的开关信号。
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