CN106293615A - 基于全连网络的真随机数生成器 - Google Patents

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Abstract

本发明公开了一种基于全连网络的真随机数生成器，主要解决现有技术中真随机数发生器的熵源不稳定性和输出速率低的问题。其包括数字电路和采样电路，该数字电路由若干个全连网络构成，每个全连网络包括4个异或门和若干反相器，每两个异或门间设有两条连线，每条连线上串联连接若干个反相器，用于产生随机信号；该采样电路由若干个采样子电路构成，用于对数字电路产生的随机信号进行采样，该采样电路中采样子电路的输出经过异或作为该采样电路的输出，生成0～200Mbit/s的真随机数。本发明结构简单，熵源稳定、输出速率高，其产生真随机数符合NISTSP800‑22随机数检测标准，可用于保密通信。

Description

基于全连网络的真随机数生成器
技术领域
本发明属于数字电路技术领域，尤其涉及一种数字电路中的真随机数生成电路，可用于保密通讯等信息安全领域。
背景技术
在许多电脑和一些电子装置的应用中，真随机数随处可见，如各种概率算法的电脑仿真、随机密码算法和协议，这些应用的安全性都依赖于不可预测的密钥和随机数。
在现有研究中，有很多利用振荡器频率的抖动来生成真随机数，如王坚、张鸿飞、崔珂、高原、梁昊、金革的专利(专利公开号：CN102375722A)一种真随机数生成方法及发生器，利用多个独立的带外部使能端的高频振荡环产生多路输出信号，从中选取采样信号对其他路信号进行采样异或得到真随机数组；冯睿、胡杨川、何卫国的专利(专利公开号：CN103150138A)一种基于数字电路的真随机数发生器，将副振荡采样电路与主振荡采样电路中基本振荡采样电路的频率控制端连接，再用后处理电路在基本振荡采样电路输出端进行采样得到真随机数。这些设计基于振荡器生成随机数，其生成速率相对过低，且具有外部使能输入端，容易被攻击者攻击。
在传统的方法中，也有很多基于噪声的真随机数发生器，如于慧红的专利(专利公开号：CN101751240B)一种比较相等电阻热噪声的真随机数发生器，采用比较器对相同电阻的热噪声信号进行比较处理得随机数序列；周昕杰、于宗光、罗静、王栋、田海燕的专利(专利公开号：CN203909778U)多源输入真随机数发生器电路架构，公开了一种通过中间变量对不同类型噪声产生电路进行选择作为噪声源，再用采样校正电路和随机数计数器对其处理得到真随机数的方法。这些发明利用外部噪声作为随机源来构造真随机数发生器，而外部噪声具有不稳定性，因此这些方法也并不十分安全。
发明内容
本发明的目的在于针对上述已有技术的不足，提出一种基于全连网络的真随机数生成器，以避免振荡器对生成速率的限制和外部随机源带来的不稳定性，提高保密通信的安全性。
为实现上述目的，本发明包括：
数字电路，用于产生混沌振荡，利用噪声和电路间不稳定的状态传播产生复杂的动力学行为；
采样电路，用于对数字电路产生的混沌振荡进行采样，将模拟信号转化为数字信号进行输出；
其特征在于：数字电路，由若干个结构相同的全连网络构成，每个全连网络包括若干个反相器和四个异或门XOR；
所述若干个反相器，其个数取决于设计时所给多项式中每一项的次数；
所述四个异或门XOR，结构相同，且每个异或门XOR，均有四个输入端口和一个输出端口；
每两个异或门XOR之间设有两条不同的连线Lij和Lji，每条连线上设有若干串联的反相器,记Lij连线上串联的反相器为Rij，Lji连线上串联的反相器为Rji，其中i＝1、2、3、4,j＝1、2、3、4，其中Lij表示第i个异或门XORi到第j个异或门XORj的连线，Lji表示第j个异或门XORj到第i个异或门XORi的连线，当i等于j时，表示该异或门XOR有一条自身到自身的连线，即异或门XOR到自身的反馈；
对于第i个异或门XORi，其第一个输入端口与L1i连线上的串联反相器R1i的输出端口连接，第二个输入端口与L2i连线上的串联反相器R2i的输出端口连接，第三个输入端口与L3i连线上的串联反相器R3i的输出端口连接，第四个输入端口与L4i连线上的串联反相器R4i的输出端口连接。
作为优选，所述的若干反相器，利用FPGA的基本可编程逻辑单元实现，该逻辑单元的由查找表LUT和寄存器组成，通过查找表实现反向器纯数字逻辑，通过寄存器保存数字状态。
作为优选，所述异或门XOR，利用FPGA的基本可编程逻辑单元实现，其底层实现由查找表LUT和寄存器组成，查找表实现XOR门的纯数字逻辑，寄存器保存
数字状态。
本发明具有如下优点如下：
1.本发明通过数字电路提高了熵源的稳定性和随机数的输出速率。
本发明通过数字电路构造全连网络，不仅能够对电路系统内存在的热噪声进行放大，从而产生混沌振荡，而且能产生很强的相位噪声和频谱宽度超过300MHZ的电压变化信号，是安全性极高、稳定的一种真随机数熵源；
同时由于数字电路可产生频谱宽度超过300MHZ的电压变化信号，所以利用采样模块得到的随机序列无需后处理，只需调整采样时钟频率即可产生最高速率达到200Mbit/s的随机数，这些随机数可通过国际随机数行业检测标准即NIST统计检测包的检测。
此外由于数字电路由一个多项式构造，所以不同的多项式对应不同的数字电路，这样便增加了数字电路设计的灵活性和多样性，以此可保证熵源的不可预知性。
2.本发明由于采样模块采用了间隔采样样式，即只在异或门XOR上进行采样而异门XOR间存在反向器串，可以降低采样节点的相关性，提高了输出随机数序列的随机性。
3.本发明由于整个随机数发生器全部由数字逻辑单元实现，电路易于集成化、小型化，可广泛应用于数据加密的嵌入式系统。
附图说明
图1为本发明的原理框图；
图2为本发明的电路结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。
参照图1，本发明包括数字电路模块、采样电路模块。数字电路模块由若干个全连网络构成，用于产生随机信号；采样电路模块由若干个采样子电路构成，用于对数字电路产生的随机信号进行采样，该采样电路中采样子电路的输出经过异或作为该采样电路的输出端口，输出真随机数序列。
参照图2，对本发明的数字电路和采样电路结构描述如下：
所述数字电路，由若干个全连网络构成，每个全连网络包括：四个异或门，即分别是第一异或门XOR1、第二异或门XOR2、第三异或门XOR3和第四异或门XOR4。每两个异或门门间都有两条不同的连线，其中：
第一异或门XOR1与第二异或门XOR2的连线为L12，第一异或门XOR1与第三异或门XOR3的连线为L13，第一异或门XOR1与第四异或门XOR4的连线为L14，第一异或门XOR1到自身的反馈为L11；
第二异或门XOR2与第一异或门XOR1的连线为L21，第二异或门XOR2与第三异或门XOR3的连线为L23，第二异或门XOR2与第四异或门XOR4的连线为L24、第二异或门XOR2到自身的反馈为L22；
第三异或门XOR3与第一异或门XOR1的连线为L31，第三异或门XOR3与第二异或门XOR2的连线为L32，第三异或门XOR3与第四异或门XOR4的连线为L34，第三异或门XOR3到自身的反馈为L33；
第四异或门XOR4与第一异或门XOR1的连线为L41，第四异或门XOR4与第二异或门XOR2的连线为L42，第四异或门XOR4与第三异或门XOR3的连线为L43，第四异或门XOR4到自身的反馈为L44。
上述每条连线上串联连接有N个反向器,即每一个反向器的输出端与下一个反向器的输入端相连，称这N干个反向器为反向器组，N≥2，每条连线上的反相器个数取决于设计时所给多项式中每一项的次数：
当设计反相器组所使用多项式表示为1+xk1+xk2+xk3+xk4时，其每一项的次数分别为k1、k2、k3、k4，则每条连线上对应一组反相器，其中：
L11、L22、L33、L44连线上对应的反相器组为R11、R22、R33、R44，这些反向器组中的每个反向器组均有k1个反相器；
L12、L23、L34、L41连线上对应的反相器组为R12、R23、R34、R41，这些反向器组中每个反向器组有k2个反相器；
L13、L24、L31、L42连线上对应的反相器组为R13、R24、R31、R42，这些反向器组中每个反向器组有k3个反相器；
L14、L21、L32、L43连线上对应的反相器组为R14、R21、R32、R43，这些反向器组中每个反向器组有k4个反相器，
其中k1、k2、k3、k4均为2到64的整数，且k1<k2<k3<k4。
每个异或门，均有四个输入端口，即第一个输入端口、第二个输入端口、第三个输入端口、第四个输入端口和一个输出端口，其中：
对于第一异或门XOR1，其第一个输入端口与L11连线上的反相器组R11的输出端口连接，第二个输入端口与L21连线上的反相器组R21的输出端口连接，第三个输入端口与L31连线上的反相器组R31的输出端口连接，第四个输入端口与L41连线上的反相器组R41的输出端口连接；
对于第二异或门XOR2，其第一个输入端口与L12连线上的反相器组R12的输出端口连接，第二个输入端口与L22连线上的反相器组R22的输出端口连接，第三个输入端口与L32连线上的反相器组R32的输出端口连接，第四个输入端口与L42连线上的反相器组R42的输出端口连接；
对于第三异或门XOR3，其第一个输入端口与L13连线上的反相器组R13的输出端口连接，第二个输入端口与L23连线上的反相器组R23的输出端口连接，第三个输入端口与L33连线上的反相器组R33的输出端口连接，第四个输入端口与L43连线上的反相器组R43的输出端口连接；
对于第四异或门XOR4，其第一个输入端口与L14连线上的反相器组R14的输出端口连接，第二个输入端口与L24连线上的反相器组R24的输出端口连接，第三个输入端口与L34连线上的反相器组R34的输出端口连接，第四个输入端口与L44连线上的反相器组R44的输出端口连接；
所述采样电路，由若干个采样子电路和一个异或门即第六异或门XOR5构成。该每个采样子电路包括：四个D触发器，分别是第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4和1个异或门即第五异或门XOR0。这四个D触发器分别与数字电路中的全连网络中的四个异或门相连，即第一触发器D1的输入为第一异或门XOR1的输出，第二触发器D2的输入为第二异或门XOR2的输出，第三触发器D3的输入为第三异或门XOR3的输出，第四触发器D4的输入为第四异或门XOR4的输出；该四个D触发器的输出作为第五异或门XOR0的输入，第五异或门XOR0的输出作为采样电路子电路的输出，该四个D触发器和第五异或门XOR0均由外部时钟电路提供的时钟CLK来控制，时钟CLK的最大频率为200MHz。
该第六异或门XOR5的输入端分别与所有采样子电路的输出端相连，其输出是整个真随机数发生器的输出，第六异或门XOR5由外部时钟电路提供的时钟CLK来控制。
所述异或门，即第一异或门XOR1、第二异或门XOR2、第三异或门XOR3、第四异或门XOR4、第五异或门XOR0、第六异或门XOR5，均利用FPGA的基本可编程逻辑单元实现，其底层实现由查找表LUT和寄存器组成，查找表实现异或门XOR的纯数字逻辑，寄存器保存数字状态。
所述若干反相器，利用FPGA的基本可编程逻辑单元实现，该逻辑单元的由查找表LUT和寄存器组成，通过查找表实现反向器纯数字逻辑，通过寄存器保存数字状态。
本发明的效果可通过以下检测结果进一步说明：
1，检测方法：
为本发明所述发生器提供100MHZ的外部时钟，使其产生1000组1M的真随机序列；
采用美国国家标准和技术研究所NIST提供的SP800-22随机数检测标准对上述真随机序列的随机性进行检测，该检测标准包含15项检测内容，每一项检测产生的检测结果中包含一个P-value值和一个通过率Propotion值。当P-value值不低于0.001且通过率值不低于0.9806，表示该项检测内容通过。
2，检测结果：
对用本发明产生的1000组1M的真随机序列，用美国国家标准和技术研究所NIST提供的SP800-22随机数检测标准进行检测，结果如表1：
表1检测结果
Statistical Test P-value Propotion Result
Frequence 0.583692 0.9907 Pass
BlockFrequence 0.246395 0.9860 Pass
CumulativeSums 0.605616 0.9907 Pass
Runs 0.314416 0.9925 Pass
LongestRun 0.236605 0.9870 Pass
Rank 0.197756 0.9860 Pass
FFT 0.934178 0.9916 Pass
OverlappingTemplate 0.754044 0.9814 Pass
Universal 0.297695 0.9916 Pass
LinearComplexity 0.398878 0.9851 Pass
ApproximateEntropy 0.685194 0.9935 Pass
Serial 0.208483 0.9879 Pass
NonOverlappingTemplate 0.276401 0.9879 Pass
RandomExcursions 0.180476 0.9911 Pass
RandomExcursionsVariant 0.340204 0.9941 Pass
从表1可见，本发明产生的真随机序列每项指标均达到了随机数的要求标准，表明本发明产生的随机数具有良好的随机性。
上述实施例仅用具体实施说明本发明的实现方法，在此基础上可以有多种变形，这种基于本发明的结构变化均包含在本发明的保护范围之内。

Claims (8)

1.一种基于全连网络的真随机数生成器，包括：
数字电路，用于产生混沌振荡，利用噪声和电路间不稳定的状态传播产生复杂的动力学行为；
采样电路，用于对数字电路产生的混沌振荡进行采样，将模拟信号转化为数字信号进行输出；
其特征在于：数字电路，由若干个结构相同的全连网络构成，每个全连网络包括若干个反相器和四个异或门XOR；
所述若干个反相器，其个数取决于设计时所给多项式中每一项的次数；
所述四个异或门XOR，结构相同，且每个异或门XOR，均有四个输入端口和一个输出端口；
每两个异或门XOR之间设有两条不同的连线Lij和Lji，每条连线上设有若干串联的反相器,记Lij连线上串联的反相器为Rij，Lji连线上串联的反相器为Rji，其中i＝1、2、3、4,j＝1、2、3、4，其中Lij表示第i个异或门XORi到第j个异或门XORj的连线，Lji表示第j个异或门XORj到第i个异或门XORi的连线，当i等于j时，表示该异或门XOR有一条自身到自身的连线，即异或门XOR到自身的反馈；
对于第i个异或门XORi，其第一个输入端口与L1i连线上的串联反相器R1i的输出端口连接，第二个输入端口与L2i连线上的串联反相器R2i的输出端口连接，第三个输入端口与L3i连线上的串联反相器R3i的输出端口连接，第四个输入端口与L4i连线上的串联反相器R4i的输出端口连接。
2.根据权利要求1所述的基于全连网络的真随机数生成器，其特征在于：
所述若干反相器，利用FPGA的基本可编程逻辑单元实现，该逻辑单元的由查找表LUT和寄存器组成，通过查找表实现反向器纯数字逻辑，通过寄存器保存数字状态。
3.根据权利要求1所述的基于全连网络的真随机数生成器，其特征在于：每条连线上串联的若干个反相器,是将XOR门的输出作为第一个反向器的输入，每个反相器的输出是下一个反相器的输入，最后一个反向器的输出端口作为串联的反相器的输出端口。
4.根据权利要求1所述的基于全连网络的真随机数生成器，其特征在于：设计反相器所使用多项式，其表示为1+xk1+xk2+xk3+xk4，其中每一项的次数分别为k1、k2、k3、k4，其中k1、k2、k3、k4均为1到64的整数，且k1<k2<k3<k4；
上述每一项的次数即为每一条连线上串联的反向器的个数，即第i个异或门XORi到第j个异或门XORj的连线上串联的反向器Rij的个数根据i,j的不同值分别为k1、k2、k3、k4：
当(j-i)mod4＝0时，其反相器的个数为k1；
当(j-i)mod4＝1时，其反相器的个数为k2；
当(j-i)mod4＝2时，其反相器的个数为k3；
当(j-i)mod4＝3时，其反相器的个数为k4。
5.根据权利要求1所述的基于全连网络的真随机数生成器，其特征在于：所述异或门XOR，利用FPGA的基本可编程逻辑单元实现，其底层实现由查找表(LUT)和寄存器组成，查找表实现XOR门的纯数字逻辑，寄存器保存数字状态。
6.根据权利要求1所述的基于全连网络的真随机数生成器，其特征在于：对于每个XOR门，有第一个输入端口、第二个输入端口、第三个输入端口、第四个输入端口和一个输出端口。
7.根据权利要求1所述的基于全连网络的真随机数生成器，其特征在于：所述采样电路由若干个子模块构成，每个子模块由四个D触发器D1、D2、D3、D4和1个异或门即第五异或门XOR0组成，这四个D触发器分别与数字电路中的四个异或门相连，即第一触发器D1的输入为第一异或门XOR1的输出，第二触发器D2的输入为第二异或门XOR2的输出，第三触发器D3的输入为第三异或门XOR3的输出，第四触发器D4的输入为第四异或门XOR4的输出；该四个D触发器D1、D2、D3、D4的输出作为第五异或门XOR0的输入，第五异或门XOR0的输出作为采样电路子模块的输出。
8.根据权利要求7所述的基于全连网络的真随机数生成器，其特征在于：四个D触发器D1、D2、D3、D4和第五异或门XOR0由相同的时钟来控制，该时钟由外部时钟电路提供。
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