CN105426159A - 一种基于数字电路的真随机数发生器 - Google Patents
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Abstract
本发明公开了一种基于数字电路的真随机数发生器，包含：随机数源产生模块，用于产生具有随机特性的数字信号；后处理模块，用于对具有随机特性的数字信号进行算法处理，并进行检测后以产生真随机数信号；后处理模块包含依次连接的第一异或门电路、线性反馈移位寄存器、检测电路及FIFO存储器；第一异或门电路的输入信号为具有随机特性的数字信号；线性反馈移位寄存器的输入信号为具有随机特性的数字信号与线性反馈移位寄存器的反馈信号经第一异或门电路异或后的信号；检测电路采用预设检测算法检测具有随机特性的数字信号，以产生真随机数数据，并将真随机数数据存储至FIFO存储器。本发明电路结构简单，成本低，适用性强。
Description
技术领域
本发明涉及数字集成电路技术领域，具体涉及一种基于数字电路的真随机数发生器。
背景技术
随着信息技术的发展与应用，网上交易如电子商务、电子政务以及网上银行也变得越来越普遍，其安全问题也越来越受到人们的重视。为了提高网上交易的安全性，普遍采用的方式是使用相关密码算法保证数据的真实性和完整性，最常使用的密码算法就是分组密码算法和公钥密码算法。这些算法都是需要使用密钥，为了保证密钥的安全性，一般都是使用真随机数作为密钥。因为真随机数发生器的不可预测性可以符合密钥的安全性。
随机数有两种生成方式，一种为伪随机数生成方式，一种为真随机数生成方式。其中伪随机数一般是使用某种固定算法生成，只是初始种子可以自己设置，那么缺点也是显而易见，攻击者可以通过大量测试来猜测出伪随机数生成算法。而真随机数一般使用随机的物理过程（比如电路的热噪声，环境噪声，放射性衰变等）作为随机源再加上数字后处理过程生成。这样产生的随机数是具有不可预测性，没有规律性可言，因此攻击者无法通过大量数据分析猜测出下一个数据是多少。
目前，真随机数发生器在电路设计中常见的实现方法有三种：振荡采样法、离散时间混沌实现法、直接放大热噪声法。其中振荡采样法利用振荡器的相位抖动和噪声作为随机源，相位抖动由电路中的亚稳态产生，相位噪声由电路中的热噪声产生。由于振荡采样法实现电路结构简单，产生的随机数质量还行，所以使用最广泛。但是随着随机数检测要求的提高，原有的振荡采样法产生的随机数已渐渐不能满足检测要求。为了提高随机数的质量，目前主要是从两个方面进行改进，一是提高随机源的熵值，降低低频时钟或者提高高频时钟，前者会降低随机数的产生速率，后者则会增加电路面积，二是增加数字后处理的复杂度，比如采样杂凑算法作为后处理。
发明内容
本发明的目的在于提供一种基于数字电路的真随机数发生器，电路结构简单，成本低，适用性强。
为了达到上述目的，本发明通过以下技术方案实现：一种基于数字电路的真随机数发生器，其特点是，包含：
随机数源产生模块，用于产生具有随机特性的数字信号；
后处理模块，与所述随机数源产生模块连接，用于对具有随机特性的数字信号进行算法处理，并进行检测后以产生真随机数信号；其中
所述的后处理模块包含依次连接的第一异或门电路、线性反馈移位寄存器、检测电路及FIFO存储器；
所述第一异或门电路的输入信号为随机数源产生模块输出的具有随机特性的数字信号；
所述线性反馈移位寄存器的输入信号为具有随机特性的数字信号与线性反馈移位寄存器的反馈信号经第一异或门电路异或后的信号；
所述检测电路采用预设检测算法对线性反馈移位寄存器的输出数据进行检测，以产生真随机数数据，并将真随机数数据存储至FIFO存储器；
所述FIFO存储器的输出端被配置为真随机数发生器的真随机数信号输出端。
所述的随机数源产生模块包含：高频信号源、低频信号源及采样电路；
所述采样电路的输入信号为高频信号源输出的高频信号及低频信号源输出的低频信号；
所述采样电路的输出信号为具有随机特性的数字信号，是由低频信号对高频信号进行采样后获得的。
所述的高频信号源包含：第一高频振荡器、第二高频振荡器及第二异或门电路；
所述的第二异或门电路的输入信号为第一高频振荡器输出的第一高频时钟信号及第二高频振荡器输出的第二高频时钟信号；
所述的第二异或门电路的输入信号为高频信号，是由第一高频振荡器输出的第一高频时钟信号与第二高频振荡器输出的第二高频时钟信号经第二异或门电路异或后的信号。
所述的第一高频振荡器为由M1个第一与非门首尾相连构成的环路，所述的第一个第一与非门的输入信号为使能信号及第M1个第一与非门的输出信号，其中M1为奇数。
所述的第二高频振荡器为由M2个第二与非门首尾相连构成的环路，所述的第一个第二与非门的输入信号为使能信号及第M2个第二与非门的输出信号，其中M2为奇数。
所述的低频信号源为由M3个第三与非门首尾相连构成的环路，所述的第一个第三与非门的输入信号为使能信号及第M3个第三与非门的输出信号，其中M3为奇数。
所述的采样电路为一D触发器，其数据输入端与所述高频信号源的输出端连接，其时钟信号输入端与所述低频信号源的输出端连接，用于根据低频信号源输出的低频信号对高频信号源输出的高频信号进行采样，输出信号为具有随机特性的数字信号。
所述的线性反馈移位寄存器包含第一至第五异或门及第零至第三十D触发器；
所述的第零D触发器的D端口接到第一异或门的输出端，Q端口接到第一D触发器的D端口；第一D触发器的Q端口接到第二D触发器的D端口，第二D触发器的Q端口接到第三D触发器的D端口；如此依次将第零至第三十D触发器串联起来；第零至第三十D触发器的CK端口都由相同的时钟信号驱动；第零D触发器、第一D触发器及第二D触发器的Q端口分别接到第二异或门的三个输入端口，第二异或门的输出端口接至第一异或门的输入端；第四D触发器、第五D触发器及第六D触发器的Q端口分别接到第三异或门的三个输入端口，第三异或门的输出端口接至第一异或门的输入端；第八D触发器、第九D触发器、第十D触发器及第十四D触发器的Q端口分别接到第四异或门的四个输入端口，第四异或门的输出端口接至第一异或门的输入端；第十八D触发器、第二十二D触发器、第二十六D触发器及第三十D触发器的Q端口分别接到第五异或门的四个输入端口，第五异或门的输出端口接至第一异或门的输入端；其中，第二异或门、第三异或门、第四异或门及第五异或门的输出端进行异或后作为线性反馈移位寄存器的反馈信号，输出至第一异或门电路；第三十D触发器的Q端口被配置为线性反馈移位寄存器的输出端口。
所述的检测电路包含依次连接的计数器及判断电路；所述的计数器用于统计FIFO存储器中相邻两位四种组合的个数；所述的判断电路用于对四种组合个数进行排序，并计算最大值与最小值之差。
所述的预设检测算法为最大值与最小值之差大于预设差值时，检测通过，真随机数数据存储至FIFO存储器；否则，检测不通过，清空FIFO存储器的数据。
本发明一种基于数字电路的真随机数发生器与现有技术相比具有以下优点：由于第一高频振荡器、第二高频振荡器、低频信号源（低频振荡器）都由奇数个4输入与非门构成，都能产生相位噪声，增加了真随机数输出的不可预测性；FIFO存储器由16个8位寄存器构成，并增加检测电路对128位随机数进行检测，检测不通过则清空FIFO存储器中的数据再重新采集数据，提高了真随机数的质量；整个真随机数发生器都是采用数字电路实现，结构简单，面积比较小，便于在各种工艺下进行移植。
附图说明
图1为本发明一种基于数字电路的真随机数发生器的整体结构示意图；
图2为高频信号源的电路结构示意图；
图3为低频信号源的电路结构示意图；
图4为线性反馈移位寄存器的结构示意图；
图5为检测电路结构示意图。
具体实施方式
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
如图1所示，一种基于数字电路的真随机数发生器，包含：随机数源产生模块100，用于产生具有随机特性的数字信号；后处理模块200，与所述随机数源产生模块100连接，用于对具有随机特性的数字信号进行算法处理，并进行检测后以产生真随机数信号；其中，所述的后处理模块200包含依次连接的第一异或门电路201、线性反馈移位寄存器202、检测电路203及FIFO存储器204；所述第一异或门电路201的输入信号为随机数源产生模块输出的具有随机特性的数字信号；所述线性反馈移位寄存器202的输入信号为具有随机特性的数字信号与线性反馈移位寄存器202的反馈信号经第一异或门电路201异或后的信号；所述检测电路203采用预设检测算法对线性反馈移位寄存器202的输出数据进行检测，以产生真随机数数据，并将真随机数数据存储至FIFO存储器204；所述FIFO存储器204的输出端被配置为真随机数发生器的真随机数信号输出端。
在本实施例中，所述的随机数源产生模块100包含：高频信号源101、低频信号源102及采样电路103；所述采样电路103的输入信号为高频信号源101输出的高频信号及低频信号源102输出的低频信号；所述采样电路103的输出信号为具有随机特性的数字信号，是由低频信号对高频信号进行采样后获得的。
在本实施例中，如图2所示，所述的高频信号源101包含：第一高频振荡器1011、第二高频振荡器1012及第二异或门电路1013；所述的第二异或门电路1013的输入信号为第一高频振荡器101输出的第一高频时钟信号及第二高频振荡器1012输出的第二高频时钟信号；所述的第二异或门电路1013的输入信号为高频信号，是由第一高频振荡器1011输出的第一高频时钟信号与第二高频振荡器1012输出的第二高频时钟信号经第二异或门电路1013异或后的信号；较佳地，所述的第一高频振荡器1011为由M1个第一与非门10111首尾相连构成的环路，所述的第一个第一与非门的输入信号为使能信号及第M1个第一与非门的输出信号，其中M1为奇数；在本发明的优选实施例中，M1的取值为9，由于MOS管的热噪声会导致产生高频时钟的相位噪声；所述的第二高频振荡器1012为由M2个第二与非门10121首尾相连构成的环路，所述的第一个第二与非门的输入信号为使能信号及第M2个第二与非门的输出信号，其中M2为奇数；在本发明的优选实施例中，M2的取值为21，由于MOS管的热噪声会导致产生高频时钟的相位噪声。
在本实施例中，如图3所示，所述的低频信号源102（低频振荡器）为由M3个第三与非门1021首尾相连构成的环路，所述的第一个第三与非门的输入信号为使能信号及第M3个第三与非门的输出信号，其中M3为奇数；在本发明的优选实施例中，M3的取值为41，由于MOS管的热噪声会导致产生低频时钟的相位噪声。
在本实施例中，所述的采样电路103为一D触发器，其数据输入端与所述高频信号源101的输出端连接，其时钟信号输入端与所述低频信号源102的输出端连接，用于根据低频信号源102输出的低频信号对高频信号源101输出的高频信号进行采样，输出信号为具有随机特性的数字信号；由于电路的亚稳态会导致D触发器的输出信号变得不可预测。
在本实施例中，如图4所示，所述的线性反馈移位寄存器202采用31位线性反馈移位寄存器，线性反馈移位寄存器202包含第一至第五异或门（2021~2025）及第零至第三十D触发器（0~30）；反馈函数为F=D[30]^D[26]^D[22]^D[18]^D[14]^D[10]^D[9]^D[8]^D[6]^D[5]^D[4]^D[2]^D[1]^D[0]；所述的第零D触发器的D端口接到第一异或门2021的输出端，Q端口接到第一D触发器的D端口；第一D触发器的Q端口接到第二D触发器的D端口，第二D触发器的Q端口接到第三D触发器的D端口；如此依次将第零至第三十D触发器串联起来；第零至第三十D触发器的CK端口都由相同的时钟信号驱动；第零D触发器、第一D触发器及第二D触发器的Q端口分别接到第二异或门2022的三个输入端口，第二异或门2022的输出端口接至第一异或门2021的输入端；第四D触发器、第五D触发器及第六D触发器的Q端口分别接到第三异或门2023的三个输入端口，第三异或门2023的输出端口接至第一异或门2021的输入端；第八D触发器、第九D触发器、第十D触发器及第十四D触发器的Q端口分别接到第四异或门2024的四个输入端口，第四异或门2024的输出端口接至第一异或门2021的输入端；第十八D触发器、第二十二D触发器、第二十六D触发器及第三十D触发器的Q端口分别接到第五异或门2025的四个输入端口，第五异或门2025的输出端口接至第一异或门2021的输入端；其中，第二异或门2022、第三异或门2023、第四异或门2024及第五异或门2025的输出端进行异或后作为线性反馈移位寄存器202的反馈信号，输出至第一异或门电路201；第三十D触发器的Q端口被配置为线性反馈移位寄存器202的输出端口。
在本实施例中，FIFO存储器204由16个8位寄存器组成。
在本实施例中，如图5所示，所述的检测电路203包含依次连接的计数器2031及判断电路2032；所述的计数器2031用于统计FIFO存储器204中相邻两位四种组合的个数；所述的判断电路2032用于对四种组合个数进行排序，并计算最大值与最小值之差；较佳地，所述的预设检测算法为最大值与最小值之差大于预设差值时，检测通过，真随机数数据存储至FIFO存储器204；否则，检测不通过，清空FIFO存储器204的数据；优选地，预设差值的取值为24。
检测电路203是这样工作的：FIFO存储器204由16个8位寄存器组成即共存储128位数据，检测电路203的计数器2031主要统计128位数据中相邻两位四种组合（N0=00，N1=01，N2=10，N3=11）的个数，判断电路2032对四种组合个数（N0，N1，N2，N3）进行排序，并计算最大值与最小值之差，如果差值大于24则表示检测通过，否则给出检测不通过信号并将FIFO存储器204数据清空。
具体地，本发明采用低频时钟信号作为采样电路的输入时钟，高频时钟信号作为采样电路的输入数据，采样电路的输出与线性反馈移位寄存器的反馈信号进行异或后再送入线性反馈移位寄存器，当FIFO存储器没有数据时则将线性反馈移位寄存器中的值移入FIFO存储器，每次移入的数据为线性反馈移位寄存器的低八位，这时检测电路也开始进行工作，当FIFO存储器数据填满时检测电路也完成检测，如果检测不通过则将FIFO存储器数据清空，重新将线性反馈移位寄存器中的值移入FIFO存储器。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (10)
1.一种基于数字电路的真随机数发生器，其特征在于，包含：
随机数源产生模块，用于产生具有随机特性的数字信号；
后处理模块，与所述随机数源产生模块连接，用于对具有随机特性的数字信号进行算法处理，并进行检测后以产生真随机数信号；其中
所述的后处理模块包含依次连接的第一异或门电路、线性反馈移位寄存器、检测电路及FIFO存储器；
所述第一异或门电路的输入信号为随机数源产生模块输出的具有随机特性的数字信号；
所述线性反馈移位寄存器的输入信号为具有随机特性的数字信号与线性反馈移位寄存器的反馈信号经第一异或门电路异或后的信号；
所述检测电路采用预设检测算法对线性反馈移位寄存器的输出数据进行检测，以产生真随机数数据，并将真随机数数据存储至FIFO存储器；
所述FIFO存储器的输出端被配置为真随机数发生器的真随机数信号输出端。
2.如权利要求1所述的真随机数发生器，其特征在于，所述的随机数源产生模块包含：高频信号源、低频信号源及采样电路；
所述采样电路的输入信号为高频信号源输出的高频信号及低频信号源输出的低频信号；
所述采样电路的输出信号为具有随机特性的数字信号，是由低频信号对高频信号进行采样后获得的。
3.如权利要求2所述的真随机数发生器，其特征在于，所述的高频信号源包含：第一高频振荡器、第二高频振荡器及第二异或门电路；
所述的第二异或门电路的输入信号为第一高频振荡器输出的第一高频时钟信号及第二高频振荡器输出的第二高频时钟信号；
所述的第二异或门电路的输入信号为高频信号，是由第一高频振荡器输出的第一高频时钟信号与第二高频振荡器输出的第二高频时钟信号经第二异或门电路异或后的信号。
4.如权利要求2所述的真随机数发生器，其特征在于，所述的第一高频振荡器为由M1个第一与非门首尾相连构成的环路，所述的第一个第一与非门的输入信号为使能信号及第M1个第一与非门的输出信号，其中M1为奇数。
5.如权利要求2所述的真随机数发生器，其特征在于，所述的第二高频振荡器为由M2个第二与非门首尾相连构成的环路，所述的第一个第二与非门的输入信号为使能信号及第M2个第二与非门的输出信号，其中M2为奇数。
6.如权利要求2所述的真随机数发生器，其特征在于，所述的低频信号源为由M3个第三与非门首尾相连构成的环路，所述的第一个第三与非门的输入信号为使能信号及第M3个第三与非门的输出信号，其中M3为奇数。
7.如权利要求2所述的真随机数发生器，其特征在于，所述的采样电路为一D触发器，其数据输入端与所述高频信号源的输出端连接，其时钟信号输入端与所述低频信号源的输出端连接，用于根据低频信号源输出的低频信号对高频信号源输出的高频信号进行采样，输出信号为具有随机特性的数字信号。
8.如权利要求1所述的真随机数发生器，其特征在于，所述的线性反馈移位寄存器包含第一至第五异或门及第零至第三十D触发器；
所述的第零D触发器的D端口接到第一异或门的输出端，Q端口接到第一D触发器的D端口；第一D触发器的Q端口接到第二D触发器的D端口，第二D触发器的Q端口接到第三D触发器的D端口；如此依次将第零至第三十D触发器串联起来；第零至第三十D触发器的CK端口都由相同的时钟信号驱动；第零D触发器、第一D触发器及第二D触发器的Q端口分别接到第二异或门的三个输入端口，第二异或门的输出端口接至第一异或门的输入端；第四D触发器、第五D触发器及第六D触发器的Q端口分别接到第三异或门的三个输入端口，第三异或门的输出端口接至第一异或门的输入端；第八D触发器、第九D触发器、第十D触发器及第十四D触发器的Q端口分别接到第四异或门的四个输入端口，第四异或门的输出端口接至第一异或门的输入端；第十八D触发器、第二十二D触发器、第二十六D触发器及第三十D触发器的Q端口分别接到第五异或门的四个输入端口，第五异或门的输出端口接至第一异或门的输入端；其中，第二异或门、第三异或门、第四异或门及第五异或门的输出端进行异或后作为线性反馈移位寄存器的反馈信号，输出至第一异或门电路；第三十D触发器的Q端口被配置为线性反馈移位寄存器的输出端口。
9.如权利要求1所述的真随机数发生器，其特征在于，所述的检测电路包含依次连接的计数器及判断电路；所述的计数器用于统计FIFO存储器中相邻两位四种组合的个数；所述的判断电路用于对四种组合个数进行排序，并计算最大值与最小值之差。
10.如权利要求9所述的真随机数发生器，其特征在于，所述的预设检测算法为最大值与最小值之差大于预设差值时，检测通过，真随机数数据存储至FIFO存储器；否则，检测不通过，清空FIFO存储器的数据。
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