CN208888796U - 一种真随机数发生器 - Google Patents

Abstract

本实用新型提供了一种真随机数发生器，包括低频振荡环、第一异或逻辑门XOR、至少两个高频振荡环、与高频振荡环数量相同的第一触发器；每个高频振荡环分别与对应的第一触发器的触发端连接，用于产生高频信号；低频振荡环与每个第一触发器的时钟端连接，用于产生低频信号；每个第一触发器的输出端与第一XOR的输入端连接，用于根据低频信号对高频信号进行采样，并将采样信号发送给第一XOR；第一XOR，用于对接收到的每个采样信号进行逻辑异或处理，生成第一随机数。本实用新型通过采用不稳定的低频信号对不稳定的高频信号进行采样，可优先从根本上保证随机源的随机性，然后再对采样信号进行异或处理，进一步保证了生成的随机数的随机性。

Description

一种真随机数发生器

技术领域

本实用新型涉及信息安全技术领域，尤其涉及一种真随机数发生器。

背景技术

现在已经步入信息化时代，信息保护变得尤为重要，因此信息安全保护成为一个值得深入研究的方向。其中，信息安全系统主要是以密码学为基础，在传输和终端上运用信息安全技术。目前主流的信息安全保护措施中，随机数是不可或缺的一部分，例如在加密技术、身份认证技术等多个环节中都需要使用随机数，利用随机数的随机性来加密信息和设备保护。所以随机数作为信息安全系统中的重要组成部分，为了防止攻击者入侵，每个信息安全系统都会把随机数作为密钥。

具体地，随机数可分为：伪随机数和真随机数。当把伪随机数作为密钥时，可通过专门的生成多项式产生多位循环码，但是循环码的特点会让攻击者有机会预测到伪随机数，从而攻破整个信息安全系统。当把真随机数作为密钥时，可通过直接放大法、离散事件混沌法或振荡器采样法产生真随机数，由于真随机数无法预测，因此真随机数具有更高的安全性。

目前真随机数的产生方式主要是利用振荡器采样法，其中现有技术在利用数字电路控制振荡环工作产生随机数时，由两个高频信号直接异或后，再由低频信号采样产生，不能保证真随机数的随机性。

实用新型内容

本实用新型提供了一种真随机数发生器，用于克服现有技术中真随机数的随机性得不到保证的问题。

为克服上述技术问题，本实用新型提供了一种真随机数发生器，所述真随机数发生器包括：低频振荡环、第一异或逻辑门XOR、至少两个高频振荡环、与所述高频振荡环数量相同的第一触发器；其中，

每个所述高频振荡环分别与对应的第一触发器的触发端连接，用于产生高频信号；

所述低频振荡环与每个所述第一触发器的时钟端连接，用于产生低频信号；

每个所述第一触发器的输出端与所述第一XOR的输入端连接，用于根据所述低频信号对所述高频信号进行采样，并将采样信号发送给所述第一XOR；

所述第一XOR，用于对接收到的每个采样信号进行逻辑异或处理，生成第一随机数。

由上述可知，本实用新型提供的真随机数发生器在产生真随机数时，将低频震荡环产生的低频信号作为系统时钟信号，对高频震荡环产生的高频信号进行采样，然后再由第一XOR对获取到的采样信号进行逻辑异或处理，生成第一随机数。由于震荡环产生的都是不规则、不稳定的信号，因此在本实用新型中，先通过不稳定的低频信号对不稳定的高频信号进行采样，可增加随机数的随机性，再通过第一XOR进行逻辑异或处理，可进一步提高第一随机数的随机性。

具体地，所述真随机数发生器还包括：第一处理电路；

所述第一处理电路包括：第二XOR和至少两级串行连接的寄存器组成的第一寄存器链；

每级寄存器包括数量相同、且串行连接的第二触发器，其中，每级寄存器中任意相邻的两级第二触发器之间，上一级第二触发器的输出端与下一级第二触发器的触发端连接，且任意相邻的两级寄存器之间，上一级寄存器中的最后一个第二触发器的输出端与下一级寄存器中的第一个第二触发器的触发端连接，第一级寄存器中的第一个第二触发器的触发端与所述第一XOR的输出端连接，每级寄存器中每个第二触发器的时钟端均与所述低频振荡环连接，每级寄存器中的最后一个第二触发器的输出端均与所述第二XOR的输入端连接；

所述第二XOR，用于对接收到的每级寄存器输出的第一结果进行逻辑异或处理，生成第二随机数。

由于第一处理电路中包括由至少两级串行连接的寄存器组成的第一寄存器链，每级寄存器包括数量相同、且串行连接的第二触发器，其中，每级寄存器中任意相邻的两级第二触发器之间，上一级第二触发器的输出端与下一级第二触发器的触发端连接，且每级寄存器中每个第二触发器的时钟端均与所述低频振荡环连接，所以任意相邻的两级第二触发器之间，在每个系统时钟周期内，上一级第二触发器中的输出会作为下一级第二触发器中的输入。另由于任意相邻的两级寄存器之间，上一级寄存器中的最后一个第二触发器的输出端与下一级寄存器中的第一个第二触发器的触发端连接，因此任意相邻的两级寄存器之间，上一级寄存器中的输出也会作为下一级寄存器中的输入，可实现消除第一随机数的关联性，然后由第二XOR对每级寄存器输出的第一结果进行逻辑异或处理，生成更具有随机性的第二随机数。

具体地，所述真随机数发生器还包括：第二处理电路；

所述第二处理电路包括：至少两级串行连接的寄存器组成的第二寄存器链和与所述寄存器数量相同的第三XOR；

每级寄存器包括数量相同、且串行连接的第三触发器，其中，每级寄存器中任意相邻的两级第三触发器之间，上一级第三触发器的输出端与下一级第三触发器的触发端连接，且任意相邻的两级寄存器之间，上一级寄存器中的最后一个第三触发器的输出端与下一级寄存器中的第一个第三触发器的触发端连接，第一级寄存器中的第一个第三触发器的触发端与XOR的输出端连接，每级寄存器中每个第三触发器的时钟端均与所述低频振荡环连接，每级寄存器中的最后一个第三触发器的输出端与对应的第三XOR的输入端连接；

每个所述第三XOR的输入端还分别与所述低频振荡环连接，用于对接收到的对应寄存器输出的第二结果与所述低频信号进行逻辑异或处理，生成第三随机数。

与上述第一处理电路作用相同，第二处理电路中所包括的由至少两级串行连接的寄存器组成的第二寄存器链中，任意相邻的两级寄存器之间，上一级寄存器中的输出会作为下一级寄存器中的输入，因此第二寄存器链也用于消除第二随机数的关联性。由于第三XOR的输入端还分别与所述低频振荡环连接，因此每个第三XOR输出的第三随机数是对每级寄存器输出的第二结果与低频信号进行逻辑异或处理得到的，由于低频信号是不规则、不稳定的，因此输出的第三随机数具有更高的随机性。

具体地，所述真随机数发生器还包括：位拼接电路；

所述位拼接电路与每个所述第三XOR的输出端连接，用于对每个所述第三XOR输出的第三随机数进行拼接后，生成一路多位的第四随机数。

由于第二处理电路中每个第三XOR输出的第三随机数也并非同时输出，因便于第三随机数的输出，可通过位拼接电路将每个第三XOR输出的第三随机数拼接成一路多位的第四随机数。

具体地，所述真随机数发生器还包括：串转并电路，用于对生成的随机数进行变换处理，输出具有真随机性的随机数。

通过串转并电路，可将上述串行格式输出的一位或多位的随机数转换为并行格式，并输出一次性预设位数、且具有真随机性的随机数，以缩短生成周期。

具体地，所述真随机数发生器还包括：检测电路；

所述检测电路包括：控制模块、计数模块、比较模块和输出模块；其中，

所述控制模块与所述计数模块连接，用于向所述计数模块发出第一使能信号；

所述计数模块分别与所述比较模块以及低频震荡环连接，用于在接收到所述第一使能信号时，对所述低频震荡环产生的低频信号进行计数，并将计数值发送给所述比较模块；

所述比较模块与所述输出模块，用于如果接收到的计数值达到预设数值，向所述输出模块发送输出信号；

所述输出模块与所述串转并电路连接，用于如果接收到所述输出信号，输出所述随机数。

由上述可知，只有在计数模块的计数值达到预设数值时，才会输出上述已生成的预设位数的随机数，而未达到预设数值时，生成的随机数都会被丢掉，因此最终输出的任意两个相邻的随机数之间都会经过一定的时间间隔，使最终输出的随机数具有更高的随机性。

具体地，所述控制模块，还用于向所述计数模块发送第二使能信号；

所述计数模块，还用于根据所述第二使能信号对所述计数值进行清零，重新计数。

由于控制模块还能向计数模块发送第二使能信号，使计数模块能够对计数值清零，重新开始计数，所以检测电路能够实现不定时、且不间断的输出随机数，进一步增加了随机数的随机性。

具体地，所述计数模块为计数器。

本实用新型的有益效果如下：

本实用新型提供了一种真随机数发生器，该真随机数发生器包括：低频振荡环、第一XOR、至少两个高频振荡环、与所述高频振荡环数量相同的触发器；其中，每个所述高频振荡环分别与对应的触发器的触发端连接，用于产生高频信号；所述低频振荡环与每个所述触发器的时钟端连接，用于产生低频信号；每个所述触发器的输出端与所述第一XOR的输入端连接，用于根据所述低频信号对所述高频信号进行采样，并将采样信号发送给所述第一XOR；所述第一XOR，用于对接收到的每个采样信号进行逻辑异或处理，生成第一随机数。所以本实用新型提供的真随机数发生器在产生真随机数时，是将低频震荡环产生的低频信号作为系统时钟信号，对高频震荡环产生的高频信号进行采样，由于震荡环产生的都是不规则、不稳定的信号，因此通过不稳定的低频信号对不稳定的高频信号进行采样，可增加随机数的随机性。然后再由第一XOR对获取到的采样信号进行逻辑异或处理，生成第一随机数，因此可进一步对生成的随机数进行优化，提高随机数的随机性。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例中提供的真随机数发生器的电路示意图；

图2为本实用新型实施例中提供的真随机数发生器的结构框图；

图3为本实用新型实施例中提供的第一处理电路的电路示意图之一；

图4为本实用新型实施例中提供的第一处理电路的电路示意图之二；

图5为本实用新型实施例中提供的第二寄存器链的电路示意图；

图6为本实用新型实施例中提供的第二处理电路的电路示意图；

图7为本实用新型实施例中提供的检测电路的电路示意图。

附图标记说明：11、采样电路；111、低频震荡环；112、高频振荡环；113、第一触发器；114、第一XOR；12、第一处理电路；121、第二触发器；122、第二XOR；13、第二处理电路；131、第三触发器；132、第三XOR；14、位拼接电路；15、串转并电路；16、检测电路；161、控制模块；162、计数模块；163、比较模块；164、输出模块。

具体实施方式

为了使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

实施例一：

由于现有技术中在产生随机数时，是将两个高频信号直接异或后，再由低频信号采样产生，因此不能保证真随机数的随机性。因此本实用新型的实施例提供了一种真随机数发生器，如图1所示，本实用新型实施例中提供的真随机数发生器包括：低频振荡环111、第一XOR114、至少两个高频振荡环112、与所述高频振荡环112数量相同的第一触发器113。

具体地，每个所述高频振荡环112分别与对应的第一触发器113的触发端连接，用于产生高频信号。所述低频振荡环111与每个所述第一触发器113的时钟端连接，用于产生低频信号。每个所述第一触发器113的输出端与所述第一XOR114的输入端连接，用于根据所述低频信号对所述高频信号进行采样，并将采样信号发送给所述第一XOR114。

因此振荡环与第一触发器113的电路连接构成了图2中所示的采样电路11，其采样原理为每个第一触发器113根据低频震荡环产生的低频信号对对应的高频震荡环产生的高频信号进行取样。由于震荡环产生的是不规则、不稳定的时钟信号，因此在本实用新型实施例中，通过采用不稳定的低频信号对不稳定的高频信号进行采样，获取到的采集信号具有更高的随机性。

所述第一XOR114，用于对接收到的每个采样信号进行逻辑异或处理，生成第一随机数。

因此，在本实用新型实施例中生成真随机数时，是将低频震荡环产生的不稳定的低频信号作为系统时钟信号，以此来对不稳定的高频震荡环产生的高频信号进行采样，并作为生成随机数的随机源，然后再由第一XOR114对获取到的采样信号进行逻辑异或处理，生成第一随机数。与现有技术中先将两个高频信号直接异或后，再由低频信号采样产生随机数的方法相比，本实用新型实施例中所提供的真随机数发生器从生成随机数的随机源出发，先从根本上保证随机源的随机性，然后再对作为随机源的采样信号进行逻辑异或处理，从而进一步保证了生成的第一随机数的随机性。

其中为进一步保证随机源的随机性，可对高频震荡环的数量进行调整，比如可采用数量较多的高频震荡环，然后连接与高频震荡环数量相同的第一触发器113，实现对多个高频震荡环产生的高频信号进行采样，以提高随机源的随机性。需要说明的是，在本实用新型实施例中，对高频震荡环的最低数量为两个，对于高频震荡环的最高数量并不进行具体限定。

实施例二：

为进一步提高生成随机数的随机性，在上述实施例的基础上，如图2所示，本实用新型实施例提供的真随机数生成器还包括：第一处理电路12。由于上述实施例中，第一触发器113用于对高频振荡环112产生的高频信号进行采样，故在图2中，用采样电路11表征上述第一触发器113的采样过程。

具体地，如图3所示，第一处理电路12包括：第二XOR122和至少两级串行连接的寄存器组成的第一寄存器链。

其中，每级寄存器包括数量相同、且串行连接的第二触发器121，每级寄存器中任意相邻的两级第二触发器121之间，上一级第二触发器121的输出端与下一级第二触发器121的触发端连接，因此在每级寄存器所包括的第二触发器121中，每级寄存器中每个第二触发器121均以串行连接的方式输入到寄存器中，即上一级第二触发器121的输出作为下一级第二触发器121的输入。另由于每级寄存器中每个第二触发器121的时钟端均与所述低频振荡环111连接，所以在每个系统时钟周期内，每个第二触发器121中数据依次向右移动，也就是说，该寄存器链中的每个寄存器均可以看作移位寄存器。

其中由于任意相邻的两级寄存器之间，上一级寄存器中的最后一个第二触发器121的输出端与下一级寄存器中的第一个第二触发器121的触发端连接，第一级寄存器中的第一个第二触发器121的触发端与所述第一XOR114的输出端连接，每级寄存器中的最后一个第二触发器121的输出端均与所述第二XOR122的输入端连接。所以第二XOR122，用于对接收到的每级寄存器输出的第一结果进行逻辑异或处理，生成第二随机数。

因此在任意相邻的两级寄存器之间，上一级寄存器中的输出的第一随机数会作为下一级寄存器中的输入，而每级寄存器所输出的第一结果都会被发送给第二XOR122，并由第二XOR122对每级寄存器输出的第一结果进行逻辑异或处理，以生成更具有随机性的第二随机数。

如图4所示，当每级寄存器仅包括一个第二触发器121，且寄存器的个数为8个时，相当于该寄存器链中，每个寄存器中的数据在每个时钟周期内向右移动一位，此时该寄存器链输出的是8位连续第一随机数。第二XOR122相当于对8位连续第一随机数进行逻辑异或处理，以增加所生成的第二随机数的随机性。

当然较佳地是，如图3所示，每级寄存器至少包括两个第二触发器121，比如每级寄存器包括5个第二触发器121，且寄存器的个数为8个时，由于每个第二触发器121的时钟端均与所述低频振荡环111连接，因此每个第二触发器121中的数据在每个时钟周期内向右移动一位，那么第一级第二触发器121中的数据在4个系统时钟周期后，会移动到该寄存器中的最后一级第二触发器121中，所以任一个寄存器中的最后一级第二触发器121的输出数据与第一级第二触发器121中的输入数据之间间隔了3个第一随机数，而任意相邻的两级寄存器之间，上一级寄存器中的输出数据与下一级寄存器中的输出数据之间间隔了5个第一随机数，因此该寄存器链中每级寄存器所输出的第一结果是间隔了5位的第一随机数。第二XOR122相当于对8位等间隔的第一随机数进行异或逻辑处理。

因此当每级寄存器至少包括两个第二触发器121时，不仅可以破坏相邻间第一随机数的相关性，还能够增加生成的第二随机数的随机性。所以每级寄存器中所包含的第二触发器121的数量越多，则上一级寄存器中的输出数据与下一级寄存器中的输出数据之间的间隔也就越大，生成的随机数的随机性也就越好。与此同时，若寄存器链越长，也就是该寄存器链所述包含的寄存器的数量越多，则输出的第一结果的数量也就越多，那么第二XOR122对其进行异或处理后生成的第二随机数的随机性也就越强。

实施例三：

为进一步提高生成随机数的随机性，在上述实施例的基础上，如图2所示，本实用新型实施例提供的真随机数生成器还包括：第二处理电路13。

如图6所示，第二处理电路13包括：至少两级串行连接的寄存器组成的第二寄存器链和与所述寄存器数量相同的第三XOR132。

其中，如图5所示，每级寄存器包括数量相同、且串行连接的第三触发器131，每级寄存器中任意相邻的两级第三触发器131之间，上一级第三触发器131的输出端与下一级触发器的第三触发端连接，且任意相邻的两级寄存器之间，上一级寄存器中的最后一个第三触发器131的输出端与下一级寄存器中的第一个第三触发器131的触发端连接，第一级寄存器中的第一个第三触发器131的触发端与XOR的输出端连接，每级寄存器中每个第三触发器131的时钟端均与所述低频振荡环111连接，每级寄存器中的最后一个第三触发器131的输出端与对应的第三XOR132的输入端连接。

与上述实施例二中第一寄存器链的作用相同，当每级寄存器仅包括一个第三触发器131时，该第二寄存器链用于输出多位连续的随机数，而当每级寄存器至少包括两个第三触发器131时，该第二寄存器链可用于输出多位具有相同间隔的随机数。当每级寄存器中所包含的第三触发器131的数量越多，则上一级寄存器中的输出数据与下一级寄存器中的输出数据之间的间隔也就越大，生成的随机数的随机性也就越好。而若寄存器链越长，也就是该寄存器链所述包含的寄存器的数量越多，则输出的第一结果的数量也就越多。

由于每个所述第三XOR132的输入端还分别与所述低频振荡环111连接，因此第三XOR132用于对接收到的对应寄存器输出的第二结果与所述低频信号进行逻辑异或处理，生成第三随机数。

所以每个第三XOR132输出的第三随机数是对每级寄存器输出的第二结果与低频信号进行逻辑异或处理得到的，其中由于低频震荡环产生的低频信号是不规则、不稳定的，因此输出的第三随机数相较于上述第二随机数来说，具有更高的随机性。

其中需要说明的是，本实用新型实施例中真随机数发生器可单独包括上述第一处理电路12或第二处理电路13，并单独直接与第一XOR114连接，以实现对第一XOR114输出的第一随机数进行逻辑异或处理，提高随机数的随机性。

当然较佳地是，该真随机数发生器同时包括第一处理电路12和第二处理电路13，即第一处理电路12与第一XOR114连接，第二处理电路13与上述第一处理电路12中的第二XOR122连接，也就是第一处理电路12对输出的第一随机数进行逻辑异或处理后，生成第二随机数，然后再由第二处理电路13对第二XOR122输出的第二随机数进行异或逻辑处理后，生成第三随机数，进一步增强真随机数序列的随机性。

实施例四：

由于在第二寄存器链中，每级寄存器中所包含的第三触发器131的数量越多，则上一级寄存器中的输出数据与下一级寄存器中的输出数据之间的间隔也就越大，因此第二寄存器链中每个寄存器输出第二处理结果时并非同时输出，从而导致每个第三XOR132输出的第三随机数也并非同时输出，因此为便于第三随机数的输出，在本实用新型实施例中，如图2所示，该真随机数发生器还包括：位拼接电路14。

具体地，如图6所示，该位拼接电路14与每个所述第三XOR132的输出端连接，用于对每个所述第三XOR132输出的第三随机数进行拼接后，生成一路多位的第四随机数。

所谓位拼接就是将至少两个信号中的某些为拼接起来的操作，而在本实用新型实施例中，通过位拼接电路14可将每个第三XOR132不同时输出的第三随机数拼接成一路多位的第四随机数，以便于后期输出。

实施例五：

当有需要传输的数据时，若需要传输的数据为32位，如果用串行数据传输，则需要32个系统时钟周期，才能完成，而如果使用8位并行数据传输，则只需要4个系统时钟周期即可完成传输。

因此在上述实施例的基础上，本实用新型实施例中，如图2所示，所述真随机数发生器还包括：串转并电路15，用于对生成的随机数进行变换处理，输出具有真随机性的随机数。

通过使用串转并电路15，可以将上述串行格式输出的一位的第二随机数或多位的第四随机数转换为并行格式，以实现同时并行输出多位第二随机数或第四随机数。如果本实用新型实施例中，预设位数为32位，而串转并电路15进行数据格式的转换后，输出的是8位，则只需要4个系统时钟周期，即可生成一组32位的随机数，因此可大大缩短生成随机数的周期。

实施例六：

为进一步消除生成的随机数的相关性，在上述实施例的基础上，在本实用新型实施例中，如图2所示，所述真随机数发生器还包括：检测电路16。

如图7所示，所述检测电路16包括：控制模块161、计数模块162、比较模块162和输出模块164。

其中，所述控制模块161与所述计数模块162连接，用于向所述计数模块162发出第一使能信号。该第一使能信号可以用高电平1表示，也就是说，当控制模块161向计数模块162发出高电平1时，计数模块162开始计数。

所述计数模块162分别与所述比较模块162以及低频震荡环连接，用于在接收到所述第一使能信号时，对所述低频震荡环产生的低频信号进行计数，并将计数值发送给所述比较模块162。

由于低频震荡环会产生低频信号，而该低频信号时不稳定、不规则的时钟信号，而计数模块162与低频震荡环连接，因此该计数模块162可以对低频震荡环产生的低频信号进行计数。另由于计数模块162与比较模块162连接，因此计数模块162可将每次更新后的计数值发送给比较模块162。在本实用新型实施例中，计数模块162为计数器。

所述比较模块162与所述输出模块164，用于如果接收到的计数值达到预设数值，向所述输出模块164发送输出信号；

例如预设数值为100次，因此当计数模块162输出的计数值达到100，即可向输出模块164发送输出信号。在本实用新型实施例中，该比较模块162可以为数字比较器。

所述输出模块164与所述串转并电路15连接，用于如果接收到所述输出信号，输出所述随机数。

由于输出模块164与串转并电路15连接，所以当输出模块164接收到输出信号时，即可输出当前生成的随机数。

因此在本实用新型实施例中，只有在计数模块162的计数值达到预设数值时，才会输出上述已生成的预设位数的随机数，而未达到预设数值时，生成的随机数都会被丢掉，因此最终输出的任意两个相邻的随机数之间都会经过一定的间隔，即当前输出的随机数与之前输出的随机数并非有串转并电路15生成的两个连续随机数，使得最终输出的随机数具有更高的随机性。

其中，在输出模块164输出随机数之后，所述控制模块161，还用于向所述计数模块162发送第二使能信号；所述计数模块162，还用于根据所述第二使能信号对所述计数值进行清零，重新计数。

由于控制模块161还能向计数模块162发送第二使能信号，使计数模块162能够对计数值清零，重新开始计数，所以检测电路16能够实现不定时、且不间断的输出随机数，进一步增加了随机数的随机性。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (8)

1.一种真随机数发生器，其特征在于，所述真随机数发生器包括：低频振荡环、第一异或逻辑门XOR、至少两个高频振荡环、与所述高频振荡环数量相同的第一触发器；其中，

每个所述高频振荡环分别与对应的第一触发器的触发端连接，用于产生高频信号；

所述低频振荡环与每个所述第一触发器的时钟端连接，用于产生低频信号；

每个所述第一触发器的输出端与所述第一XOR的输入端连接，用于根据所述低频信号对所述高频信号进行采样，并将采样信号发送给所述第一XOR；

所述第一XOR，用于对接收到的每个采样信号进行逻辑异或处理，生成第一随机数。

2.如权利要求1所述的真随机数发生器，其特征在于，所述真随机数发生器还包括：第一处理电路；

所述第一处理电路包括：第二XOR和至少两级串行连接的寄存器组成的第一寄存器链；

每级寄存器包括数量相同、且串行连接的第二触发器，其中，每级寄存器中任意相邻的两级第二触发器之间，上一级第二触发器的输出端与下一级第二触发器的触发端连接，且任意相邻的两级寄存器之间，上一级寄存器中的最后一个第二触发器的输出端与下一级寄存器中的第一个第二触发器的触发端连接，第一级寄存器中的第一个第二触发器的触发端与所述第一XOR的输出端连接，每级寄存器中每个第二触发器的时钟端均与所述低频振荡环连接，每级寄存器中的最后一个第二触发器的输出端均与所述第二XOR的输入端连接；

所述第二XOR，用于对接收到的每级寄存器输出的第一结果进行逻辑异或处理，生成第二随机数。

3.如权利要求1或2所述的真随机数发生器，其特征在于，所述真随机数发生器还包括：第二处理电路；

所述第二处理电路包括：至少两级串行连接的寄存器组成的第二寄存器链和与所述寄存器数量相同的第三XOR；

每级寄存器包括数量相同、且串行连接的第三触发器，其中，每级寄存器中任意相邻的两级第三触发器之间，上一级第三触发器的输出端与下一级第三触发器的触发端连接，且任意相邻的两级第三寄存器之间，上一级寄存器中的最后一个第三触发器的输出端与下一级寄存器中的第一个第三触发器的触发端连接，第一级寄存器中的第一个第三触发器的触发端与XOR的输出端连接，每级寄存器中每个第三触发器的时钟端均与所述低频振荡环连接，每级寄存器中的最后一个第三触发器的输出端与对应的第三XOR的输入端连接；

每个所述第三XOR的输入端还分别与所述低频振荡环连接，用于对接收到的对应寄存器输出的第二结果与所述低频信号进行逻辑异或处理，生成第三随机数。

4.如权利要求3所述的真随机数发生器，其特征在于，所述真随机数发生器还包括：位拼接电路；

所述位拼接电路与每个所述第三XOR的输出端连接，用于对每个所述第三XOR输出的第三随机数进行拼接后，生成一路多位的第四随机数。

5.如权利要求2或4所述的真随机数发生器，其特征在于，所述真随机数发生器还包括：串转并电路，用于对生成的随机数进行变换处理，输出具有真随机性的随机数。

6.如权利要求5所述的真随机数发生器，其特征在于，所述真随机数发生器还包括：检测电路；

所述检测电路包括：控制模块、计数模块、比较模块和输出模块；其中，

所述控制模块与所述计数模块连接，用于向所述计数模块发出第一使能信号；

所述计数模块分别与所述比较模块以及低频震荡环连接，用于在接收到所述第一使能信号时，对所述低频震荡环产生的低频信号进行计数，并将计数值发送给所述比较模块；

所述比较模块与所述输出模块，用于如果接收到的计数值达到预设数值，向所述输出模块发送输出信号；

所述输出模块与所述串转并电路连接，用于如果接收到所述输出信号，输出所述随机数。

7.如权利要求6所述的真随机数发生器，其特征在于，

所述控制模块，还用于向所述计数模块发送第二使能信号；

所述计数模块，还用于根据所述第二使能信号对所述计数值进行清零，重新计数。

8.如权利要求6或7所述的真随机数发生器，其特征在于，所述计数模块为计数器。