CN108717353A - 一种具有检测校正功能的真随机数产生方法与装置 - Google Patents

Abstract

随机数作为密码系统的一个重要组成部分，广泛应用于安全系统，如会话密钥、初始化向量和数字签名。本发明是一种真随机数产生方法及装置，由熵源模块、采样模块、异或逻辑门、元胞状态机、测试模块、CPU和选择控制器组成。熵源模块是由两块完全相同的振荡器结构组成，该振荡器是一种基于自治布尔网络的混沌振荡器结构。熵源模块能够产生宽频谱、高带宽的混沌信号。随机序列经测试模块测试后，由CPU判断是否通过测试，若通过则直接输出序列；若未通过将数据返回经异或电路进入后处理模块。同时选择控制器选择不同后处理方式对数据进行处理，处理后再次进入测试模块进行测试，直至通过测试为止。本发明所产生的随机码序列能够通过随机数行业标准测试。

Description

一种具有检测校正功能的真随机数产生方法与装置

技术领域

本发明涉及集成电路领域、密码芯片领域，是一种具有检测校正功能的真随机数产生方法与装置。

背景技术

随着信息化社会的不断发展，信息在社会中的地位越来越重要，信息的产生、存储、处理与每个人都密切相关。相应的信息的安全与保密问题成为了人人都关心的事情。特别是在通信和金融领域，对信息的安全性有更加严格的要求。

真随机数发生器在现代密码学领域有非常重要的应用。它是密码芯片系统中的重要组成部分。然而，现阶段的伪随机数发生器具有其产生序列的周期性、易破解等缺点，不适合用于安全领域。真随机数发生器所产生的随机序列无法预知、不可再现，因此能够更好的保护信息的传递。一般人们利用自然界中的物理现象来作为随机源产生随机序列，在电路中主要有三种方法来实现真随机数发生器：（1）利用电阻热噪声源直接放大；（2）利用带有抖动噪声的振荡器的采样；（3）利用离散时间的混沌系统映射。这三种方法均可用于产生随机序列，为密码算法提供密钥。但是现有随机数产生方法和装置存在结构复杂、功耗大、速率低、离线检测等缺点，因此非常需要一种高速、低功耗、在线检测的物理随机数产生方法和解决方案。

发明内容

本发明的目的是为了解决现有随机数产生方法和装置结构复杂、功耗大、速率低、离线检测等缺点，提供一种高速、低功耗、在线检测的物理随机数产生方法和解决方案。

本发明提供一种具有检测校正功能的真随机数产生方法，采用如下结构实现：所述结构包括熵源模块、采样模块、异或逻辑门、元胞状态机、测试模块、CPU和选择控制器；

（1）所述熵源模块是由两块完全相同的振荡器结构组成，该振荡器是一种基于自治布尔网络的混沌振荡器结构；所述自治布尔网络由三个二输入异或门、一个三输入异或非门、一个非门和一个四输入异或门组成；三个二输入异或门和一个三输入异或非门首尾相连构成环形布尔网络结构，一个非门输入输出自相连构成环形振荡器，并将非门输出与三输入异或非门输入端相连；环形布尔网络结构每个节点输出均与四输入异或门输入端连接；利用非门构成的振荡环结构产生高频周期信号，对环形布尔网络结构进行多次重复起振，不断破坏结构中存在的固定点，使熵源模块能够不断产生高质量混沌信号；四输入异或门的输出端与采样模块相连接，进行采样量化过程；

（2）采样模块包括D触发器和反相器构成的双采样结构，其中D触发器分为两级，每级两个；反相器也为两个；熵源模块两路输出分别经第一级的两个D触发器进行量化，时钟采用外部时钟，可通过调节外部时钟来调节随机数速率；经两个第一级D触发器量化后的两路随机序列分别接入第二级D触发器其中一个，同时将第一级D触发器量化后的两路随机序列各通过一个反相器取反后接入第二级另一D触发器时钟端，作为时钟信号输入；将第二级D触发器采样后的随机序列进行异或处理，向元胞状态机输出量化采样序列；

（3）元胞状态机是由四个不同逻辑电路组成的后处理模块，由多路选择控制器700选择不同后处理，提高随机序列质量，增大随机序列的随机性；

（4）测试模块在相应软件的支持下对元胞状态机发送的随机序列进行频数检验、游程检验、块内最长游程检验、离散傅里叶变换检验，并将检验结果发送到CPU；

（5）CPU对检验结果进行判断，若通过测试则直接输出随机序列；若未通过测试，则将数据重新返回异或逻辑门；

（6）选择控制器为四路选择控制器，由CPU发送控制信号，分别对元胞状态机四路逻辑电路进行开关控制。

本发明包含熵源模块、采样模块、在线检测三部分。熵源模块和采样模块全部由数字逻辑器件组成，结构简单且易于集成制造。与常见二输入逻辑器件组成的环状布尔网络比较：传统环状二输入布尔网络具有结构缺陷，有且只有当环状二输入网络节点个数为3N（N不小于1）时，才可出现混沌状态，非3N节点的二输入布尔网络由于其结构的逻辑缺陷，将存在布尔固定点，从而使该网络处于稳定状态。而本发明结构在二输入布尔网络结构中适当的添加了一个由非门（103）构成的振荡电路，将其产生的振荡信号耦合到布尔网络中，以多次、重复的信号不停对布尔网络进行起振，从而打破了非3N节点二输入布尔网络中存在的布尔固定点，可以在少量节点时产生高熵的混沌信号。

本发明打破二输入布尔网络固定点的限制，大量减少网络节点个数，结构简化使其功耗降低。使用二输入逻辑门器件可以极大减小功耗水平，原因在于一个三输入异或非门（XNOR）或一个三输入异或门（XOR）原理上分别需要由两个二输入异或非门或两个二输入异或门来级联构成，这就意味着在自治布尔网络中节点数量一致的情况下，本发明实际的逻辑门器件使用数量约为三输入逻辑门的一半左右；因此装置功耗也可以降低约一半。最后，在器件传输延迟时间上，二输入逻辑门约是三输入逻辑门的1/2；因此，随机数产生速率可提高约2倍，在实际测试中，本发明的单路随机数产生速度最高可至1Gbps。

本发明采用D触发器和反相器构成的双采样结构对熵源产生的混沌信号进行采样。将两个完全相同布尔网络结构产生的混沌信号进行量化采样，并进行异或处理，由于是使用一混沌序列作为另一混沌序列的时钟信号，可以提高熵源信号的随机性，并提高序列的频率。

本发明采用元胞状态机作为后处理，来提高序列的质量。元胞状态机是一个时空离散、状态离散的并行数学模型，它是由大量简单的、具有局部相互作用的元胞所构成。元胞状态机在每一个离散时间点进行演化，每一格点的值根据一个预定义的局部规则，按照相邻元胞前一刻的值同步更新。在本发明中，采用四个不同局部定义f1、f2、f3、f4，分别对不同数据进行不同后处理。不同局部定义的选择是由多路选择器选择。该方法可提高随机序列的混乱性，提高数据测试的通过率。

本发明测试模块包含以下测试：

1.频数检验

该检验主要是看 0 和 1 在整个序列中所占的比例。检验的目的是确定序列中的 1和 0 数是否与真正的随机序列中的 1 和 0 数近似相同。检验评定 1 码占 1/2，也就是说，在整个序列中 0 和 1 的数目是一样的。其余别的检验手段都是在该检验成立的基础上进行的，并且没有任何证据表明被测序列是不随机的。

2. 游程检验

此检验主要是看游程的总数，游程指的是一个没有间断的相同数序列，即游程或者是“1111…”或者是“0000…”。一个长度为 k 的游程包含 k 个相同的位。游程检测的目的是判定不同长度的“1”游程的数目以及“0”游程的数目是否跟理想的随机序列的期望值相一致。具体的讲，就是该检验手段判定在这样的“0”“1”子块之间的振荡是否太快或太慢。

3. 块内最长游程检验

该检验主要是看长度为 M-bits 的子块中的最长“1”游程。这项检验的目的是判定待检验序列的最长“1”游程的长度是否同随机序列的相同。注意：最长“1”游程长度上的一个不规则变化意味着相应的“0”游程长度上也有一个不规则变化，因此，仅仅对“1”游程进行检验是足够的。

4. 离散傅里叶变换检验

本检验主要是看对序列进行分步傅里叶变换后的峰值高度。目的是探测待检验信号的周期性，以此揭示其与相应的随机信号之间的偏差程度。做法是观察超过 95%阈值的峰值数目与低于 5%峰值的数目是否有显著不同。

测试模块将测试结果传输给CPU进行判断，当CPU判断数据测试结果通过时，直接将随机序列输出，即通过测试可认为随机序列为高质量真随机序列；当CPU判断测试结果未通过时，将原数据传输到采样模块后异或逻辑门输入端，与新数据进行异或处理并将异或结果重新输入元胞状态机进行后处理。经后处理后将数据再次输入检测模块，直至通过测试。

一种具有检测校正功能的真随机数产生装置，所述装置包括熵源模块、采样模块、异或逻辑门、元胞状态机、测试模块、CPU和选择控制器；

（1）所述熵源模块是由两块完全相同的振荡器结构组成，该振荡器是一种基于自治布尔网络的混沌振荡器结构；所述自治布尔网络由三个二输入异或门、一个三输入异或非门、一个非门和一个四输入异或门组成；三个二输入异或门和一个三输入异或非门首尾相连构成环形布尔网络结构，一个非门输入输出自相连构成环形振荡器，并将非门输出与三输入异或非门输入端相连；环形布尔网络结构每个节点输出均与四输入异或门输入端连接；四输入异或门的输出端与采样模块相连接，进行采样量化过程；

（2）采样模块包括D触发器和反相器构成的双采样结构，其中D触发器分为两级，每级两个；反相器也为两个；熵源模块两路输出分别经第一级的两个D触发器进行量化，两个第一级D触发器的时钟端分别连接有一个时钟模块；两个第一级D触发器的信号输出端分别接入第二级D触发器中的其中一个，同时两个第一级D触发器的信号输出端各通过一个反相器后接入第二级另一个D触发器时钟端，作为第二级D触发器的时钟信号输入；第二级D触发器输出端共同连接有二输入异或门，二输入异或门的输出与异或逻辑门输入端相连接；异或逻辑门输出与元胞状态机的输入端相连接；

（3）元胞状态机是由四个不同逻辑电路组成的后处理模块，由多路选择控制器选择不同后处理；

（4）元胞状态机的信号输出端与测试模块的信号输入端相连接；测试模块的信号输出端与CPU的信号输入端相连接；

（5）CPU信号输出端与异或逻辑门信号输入端相连接；

（6）选择控制器为四路选择控制器，选择控制器信号输入端与CPU信号输出端相连接，选择控制器信号输出端与元胞状态机的信号输入端相连接，以接收CPU发送的控制信号，并分别对元胞状态机四路逻辑电路进行开关控制。

所述随机数产生方法及装置熵源模块和采样模块全部由数字逻辑门组成，电路结构简单易集成，并且功耗很低，可兼容各种不同的可编程逻辑电路。

所述随机数产生方法及装置可实现在线检测，能输出通过测试的高质量随机序列，可广泛应用在保密通信等信息安全领域。

所述熵采样模块由D 触发器和反相器构成双采样结构实现，D 触发器存在时钟信号输入端连接外部时钟信号，双采样结构能提高序列频率的同时增大序列混乱性。

本发明所提供的一种具有检测校正功能的真随机数产生方法及装置，其优点在于：

第一，所产生的随机数序列不存在周期性，通过调节时钟频率即可产生 0 ～ 1Gbit/s可以通过国际随机数行业测试标准 (NIST和Diehard统计测试) 的具有良好随机特性的随机数。

第二，系统全部采用异或非门和异或门等逻辑门构成环状拓扑结构，作为熵源，相对于全部采用三输入异或非门和异或门构成的熵源，克服了三输入异或非门和异或门构成的熵源的结构缺陷，无布尔固定点。能够以较少节点数产生混沌信号，且具有更高的频率和更低功耗。

第三，系统所述熵采样模块（200）由D 触发器和反相器构成双采样结构实现，D 触发器存在时钟信号输入端连接外部时钟信号，双采样结构能提高序列频率的同时增大序列混乱性。，由于熵源模块（100）没有时钟信号驱动，所以存在不满足D触发器采样量化的建立和保持时间的事件，导致出现亚稳态，进一步增加了系统的随机性。

第四，系统全部采用数字逻辑门，电路结构简单，可兼容各种不同的可编程逻辑电路，具有普遍的适用性和灵活性。

第五，该随机数产生方法及装置可实现集成化小型化，可广泛应用在保密通信等信息安全领域。

附图说明

图1是本发明专利的电路结构框图。

100：熵源模块； 200：采样模块； 300：异或逻辑门； 400：元胞状态机； 500：测试模块；600：CPU；700：选择控制器。

图2为熵源模块电路结构图。

201：D触发器； 202：反相器；203：二输入异或门；204：时钟模块。

图3为本发明采样模块电路图。

图4为本发明熵源模块与采样模块电路结构图。

图5为本发明元胞状态机内不同后处理结构图。

图6为多路选择控制器结构框图。

具体实施方式

本发明提供一种具有检测校正功能的真随机数产生方法，其结构框图如图1所示。主要由熵源模块100、采样模块200、异或逻辑门300、元胞状态机400、测试模块500、CPU600和选择控制器700组成。

所述熵源模块100如图2所示，是由两块完全相同的振荡器结构组成，该振荡器是一种基于自治布尔网络的混沌振荡器结构。该布尔网络由三个二输入异或门101（101₁、101₂、101₃、101₄）、一个三输入异或非门102、一个非门103和一个四输入异或门104组成。三个二输入异或门101和一个三输入异或非门102与相邻逻辑门首尾相连构成环形布尔网络结构，一个非门103输入输出自相连构成环形振荡器，并将反相器103输出与三输入异或非门102输入端相连。环形网络结构每个节点输出均与四输入异或门104输入端连接。利用反相器103构成的振荡环结构产生高频周期信号，对布尔网络结构进行多次重复起振，不断破坏结构中存在的固定点，使熵源模块能够不断产生高质量混沌信号。四输入异或门104的输出端与采样模块200相连接，进行采样量化过程。

采样模块200如图3所示，为D触发器和反相器构成的双采样结构，熵源模块两路输出分别经第一级D触发器（201₁和201₃）进行量化，时钟采用外部时钟，可通过调节外部时钟来调节随机数速率，外部时钟频率不超过1GHz/s。两路D触发器量化后序列分别接入下一级D触发器（201₂和201₄），并将序列取反后接入另一D触发器时钟端，作为时钟信号输入，也就是D触发器201₁输出与D触发器201₂相连接，D触发器201₃输出与D触发器201₄相连接；同时D触发器201₁输出通过反相器202₂与D触发器201₄相连接，D触发器201₃输出通过反相器202₁与D触发器201₂相连接。将两级D触发器采样后的随机序列输入至二输入异或门203进行异或处理，输出量化采样序列，之后再输入至异或逻辑门300。

元胞状态机400是由四个不同逻辑电路组成的后处理模块，如图5所示。f1、f2、f3、f4分别为四种不同局部定义，本例中可选择与（AND）、或（OR）、与非（NAND）、或非（NOR）。由多路选择控制器选择不同后处理，提高随机序列质量，增大随机序列的随机性。

测试模块500对随机序列进行频数检验、游程检验、块内最长游程检验、离散傅里叶变换检验，并将检验结果发送到CPU。

CPU600对检验结果进行判断，若通过测试则直接输出随机序列；若未通过测试，则将数据重新返回。

选择控制器700为四路选择控制器，由CPU600发送控制信号，分别对元胞状态机400四路逻辑电路进行开关控制。

以上实施实例仅用具体实施说明本发明的基本原理和实现结构，在此基础上还可以做出若干改进和润饰，这种基于本发明的改进和润饰均包含在本发明的保护范围之内。

Claims (5)

1.一种具有检测校正功能的真随机数产生方法，其特征在于，采用如下结构实现：所述结构包括熵源模块（100）、采样模块（200）、异或逻辑门（300）、元胞状态机（400）、测试模块（500）、CPU（600）和选择控制器（700）；

（1）所述熵源模块（100）是由两块完全相同的振荡器结构组成，该振荡器是一种基于自治布尔网络的混沌振荡器结构；所述自治布尔网络由三个二输入异或门（101）、一个三输入异或非门（102）、一个非门（103）和一个四输入异或门（104）组成；三个二输入异或门（101）和一个三输入异或非门（102）首尾相连构成环形布尔网络结构，一个非门（103）输入输出自相连构成环形振荡器，并将非门（103）输出与三输入异或非门（102）输入端相连；环形自治布尔网络结构每个节点输出均与四输入异或门（104）输入端连接；利用非门（103）构成的振荡环结构产生高频周期信号，对环形自治布尔网络结构进行多次重复起振，不断破坏结构中存在的固定点，使熵源模块（100）能够不断产生高质量混沌信号；四输入异或门（104）的输出端与采样模块（200）相连接，进行采样量化过程；

（2）采样模块（200）包括D触发器和反相器构成的双采样结构，其中D触发器分为两级，每级两个；反相器也为两个；熵源模块（100）两路输出分别经第一级的两个D触发器进行量化，时钟采用外部时钟，可通过调节外部时钟来调节随机数速率；经两个第一级D触发器量化后的两路随机序列分别接入第二级D触发器其中一个，同时将第一级D触发器量化后的两路随机序列各通过一个反相器取反后接入第二级另一D触发器时钟端，作为时钟信号输入；将第二级D触发器采样后的随机序列进行异或处理，后输入异或逻辑门（300），与返回数据进行异或，并向元胞状态机（400）输出量化采样序列；

（3）元胞状态机（400）是由四个不同逻辑电路组成的后处理模块，由多路选择控制器（700）选择不同后处理，提高随机序列质量，增大随机序列的随机性；

（4）测试模块（500）在相应软件的支持下对元胞状态机（400）发送的随机序列进行频数检验、游程检验、块内最长游程检验、离散傅里叶变换检验，并将检验结果发送到CPU（600）；

（5）CPU（600）对检验结果进行判断，若通过测试则直接输出随机序列；若未通过测试，则将数据重新返回异或逻辑门（300）；

（6）选择控制器（700）为四路选择控制器，由CPU（600）发送控制信号，分别对元胞状态机（400）四路逻辑电路进行开关控制。

2.如权利要求1所述的一种具有检测校正功能的真随机数产生方法，其特征在于打破二输入布尔网络固定点的限制，减少节点个数，产生高质量随机序列；所述第一级D触发器的时钟由外部时钟提供，时钟信号≤1GHz。

3.如权利要求1或2所述的一种具有检测校正功能的真随机数产生方法，其特征在于，能够在线检测随机数序列的质量，并能够对未通过测试的随机数进行后处理，提高随机性，使其通过测试。

4.一种具有检测校正功能的真随机数产生装置，用于实现如权利要求1所述的方法，其特征在于，所述装置包括熵源模块（100）、采样模块（200）、异或逻辑门（300）、元胞状态机（400）、测试模块（500）、CPU（600）和选择控制器（700）；

所述熵源模块（100）是由两块完全相同的振荡器结构组成，该振荡器是一种基于自治布尔网络的混沌振荡器结构；所述自治布尔网络由三个二输入异或门（101）、一个三输入异或非门（102）、一个非门（103）和一个四输入异或门（104）组成；三个二输入异或门（101）和一个三输入异或非门（102）首尾相连构成环形布尔网络结构，一个非门（103）输入输出自相连构成环形振荡器，并将非门（103）输出与三输入异或非门（102）输入端相连；环形布尔网络结构每个节点输出均与四输入异或门（104）输入端连接；四输入异或门（104）的输出端与采样模块（200）相连接，进行采样量化过程；

采样模块（200）包括D触发器和反相器构成的双采样结构，其中D触发器分为两级，每级两个；反相器也为两个；熵源模块（100）两路输出分别经第一级的两个D触发器进行量化，两个第一级D触发器的时钟端分别连接有一个时钟模块（204）；两个第一级D触发器的信号输出端分别接入第二级D触发器中的其中一个，同时两个第一级D触发器的信号输出端各通过一个反相器后接入第二级另一个D触发器时钟端，作为第二级D触发器的时钟信号输入；第二级D触发器输出端共同连接有二输入异或门（203），二输入异或门（203）的输出与异或逻辑门（300）输入端相连接；异或逻辑门（300）输出与元胞状态机（400）的输入端相连接；

元胞状态机（400）是由四个不同逻辑电路组成的后处理模块，由多路选择控制器（700）选择不同后处理；

元胞状态机（400）的信号输出端与测试模块（500）的信号输入端相连接；测试模块（500）的信号输出端与CPU（600）的信号输入端相连接；

CPU（600）信号输出端与异或逻辑门（300）信号输入端相连接；

选择控制器（700）为四路选择控制器，选择控制器（700）信号输入端与CPU（600）信号输出端相连接，选择控制器（700）信号输出端与元胞状态机（400）的信号输入端相连接，以接收CPU（600）发送的控制信号，并分别对元胞状态机（400）四路逻辑电路进行开关控制。

5.如权利要求4所述的一种具有检测校正功能的真随机数产生装置，其特征在于，时钟模块（204）由外部时钟提供，时钟信号≤1GHz。