JP6761934B1 - 検出および補正機能を備えた真の乱数の発生方法および装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
暗号システムの重要な部分として、セッションキー、初期化ベクトル、デジタル署名などのセキュリティシステムで乱数が広く適用される。本発明は、前記装置は、真の乱数発生方法および装置であり、エントロピーソースモジュールと、サンプリングモジュールと、ＸＯＲ論理ゲートと、セルラーステートマシンと、テストモジュールと、ＣＰＵと、選択コントローラとからなる。エントロピーソースモジュールは、２つの同一の振動子構造から構成され、該振動子は自律ブールネットワークに基づくカオス振動子構造である。エントロピーソースモジュールは、広いスペクトルおよび広い帯域幅を有するカオス信号を生成することができる。ランダムシーケンスがテストモジュールによってテストされた後、ＣＰＵはテストに合格したかどうかを決定し、合格した場合に直接シーケンスを出力し、そうでない場合にデータを返送してＸＯＲ回路を介して後処理モジュールに入る。同時に、選択コントローラは、データを処理するために異なる後処理方法を選択し、次いで試験に合格するまで試験のために試験モジュールに再び入る。本発明によって発生されたランダムコードシーケンスは、乱数の業界標準テストに合格することができる。
Description
本発明は、集積回路の分野および暗号チップの分野に関し、そして検出および補正機能を
備えた真の乱数の発生方法および装置に関する。
備えた真の乱数の発生方法および装置に関する。
情報社会の継続的な発展に伴い、社会における情報の重要性はますます大きくなり、情報
の生成、保管、および処理は、すべての人に密接に関連している。対応する情報のセキュ
リティと機密性は、誰にとっても関心事になる。特に通信とファイナンスの分野では、情
報のセキュリティに対するより厳しい要求がある。
の生成、保管、および処理は、すべての人に密接に関連している。対応する情報のセキュ
リティと機密性は、誰にとっても関心事になる。特に通信とファイナンスの分野では、情
報のセキュリティに対するより厳しい要求がある。
真の乱数発生器は、現代の暗号化において非常に重要な適用を持つ。それは暗号チップシ
ステム中の重要な部分である。しかしながら、現在の疑似乱数発生器は、周期性および生
成された乱数列の容易なクラッキングの欠点を有し、セキュリティ分野には適していない
。真の乱数生成器によって発生された乱数列は予測不可能で再現不可能であるため、情報
の伝達をよりよく保護することができる。一般的に、人々は自然界における物理現象を使
って乱数源として乱数列を生成し、回路に真の乱数発生器を実現するには、主に、（１）
抵抗熱雑音源による直接増幅；（２）ジッタ雑音を伴う発振器のサンプリング（３）離散
時間カオス系マッピングの使用という３つの方法がある。この３つの方法はすべて、乱数
列を発生し、暗号化アルゴリズムに鍵を提供するために使用できる。しかしながら、既存
の乱数発生方法および装置は、複雑な構造、大きな消費電力、低い速度、オフライン検出
などの欠点を有し、したがって、高速、低消費電力、オンライン検出の物理乱数発生方法
および解決策が強く求められている。
ステム中の重要な部分である。しかしながら、現在の疑似乱数発生器は、周期性および生
成された乱数列の容易なクラッキングの欠点を有し、セキュリティ分野には適していない
。真の乱数生成器によって発生された乱数列は予測不可能で再現不可能であるため、情報
の伝達をよりよく保護することができる。一般的に、人々は自然界における物理現象を使
って乱数源として乱数列を生成し、回路に真の乱数発生器を実現するには、主に、（１）
抵抗熱雑音源による直接増幅；（２）ジッタ雑音を伴う発振器のサンプリング（３）離散
時間カオス系マッピングの使用という３つの方法がある。この３つの方法はすべて、乱数
列を発生し、暗号化アルゴリズムに鍵を提供するために使用できる。しかしながら、既存
の乱数発生方法および装置は、複雑な構造、大きな消費電力、低い速度、オフライン検出
などの欠点を有し、したがって、高速、低消費電力、オンライン検出の物理乱数発生方法
および解決策が強く求められている。
本発明の目的は、複雑な構造、高電力消費、低い速度、オフライン検出などの従来の乱
数発生方法および装置の欠点を解決し、高い速度、低電力消費、オンライン検出の物理乱
数発生方法および解決策を提供することである。
数発生方法および装置の欠点を解決し、高い速度、低電力消費、オンライン検出の物理乱
数発生方法および解決策を提供することである。
本発明は、エントロピーソースモジュールと、サンプリングモジュールと、ＸＯＲ論理
ゲートと、セルラーステートマシンと、テストモジュールと、ＣＰＵと、選択コントロー
ラとを含む構造で実装される、検出および補正機能を備えた真の乱数発生方法を提供する
。
（１）前記エントロピーソースモジュールは、２つの同一の振動子構造から構成され、
該振動子は自律ブールネットワークに基づくカオス振動子構造である。前記自律ブールネ
ットワークは３つの２入力ＸＯＲゲート、１つの３入力ＸＯＲゲート、１つの非ゲート、
および１つの４入力ＸＯＲゲートから構成される。３つの２入力ＸＯＲゲートと１つの３
入力ＸＯＲゲートがエンドツイエンドで接続されて環状ブールネットワーク構造を形成し
、１つの非ゲートの入力と出力が接続されて環状振動子を形成し、非ゲート出力が３入力
ＸＯＲゲート入力端に接続される。環状ブールネットワーク構造の各ノードの出力はいず
れも４入力ＸＯＲゲートの入力端に接続され、非ゲートからなる振動リング構造によって
発生された高周波周期信号を利用して、環状ブールネットワーク構造に対して振動を複数
回繰り返し、エントロピーソースモジュールが継続的に高品質のカオス信号を生成できる
ように、構造内に存在する固定点を絶えず破壊する。４入力ＸＯＲゲートの出力端は、サ
ンプリング量子化プロセスを実行するためにサンプリングモジュールに接続される。
（２）サンプリングモジュールは、Ｄフリップフロップとインバータからなる二重サン
プリング構造を含み、このうち、Ｄフリップフロップは２段に分けられ、各段に２つずつ
ある。インバータも２つである。エントロピーソースモジュールの２つの出力はそれぞれ
第一段の２つのＤフリップフロップによって量子化され、クロックは外部クロックを採用
し、外部クロックを調整することによって乱数速度を調整することができる。２つの第一
段Ｄフリップフロップによって量子化された２つの乱数列を、第二段Ｄフリップフロップ
のうちの一方にそれぞれ接続され、同時に、第一段Ｄフリップフロップによって量子化さ
れた２つの乱数列をそれぞれ１つのインバータで反転された後に第二段の別のＤフリップ
フロップのクロック端に接続され、クロック信号入力とする。第二段Ｄフリップフロップ
によってサンプリングされた乱数列に対してＸＯＲ処理を実行し、量子化されたサンプル
シーケンスをセルラーステートマシンに出力する。
（３）セルラーステートマシンは、４つの異なる論理回路から構成される後処理モジュ
ールであり、マルチパス選択コントローラ７００によって異なる後処理を選択し、乱数列
の品質を向上させ、乱数列のランダム性を高める。
（４）テストモジュールは、対応するソフトウェアの支援を受けて、セルラーステート
マシンによって送信されたランダムシーケンスに対して、周波数テスト、ランテスト、ブ
ロック内の最長ランテスト、離散フーリエ変換テストを実行し、かつテスト結果をＣＰＵ
に送信する。
（５）ＣＰＵはテスト結果を判断し、テストに合格した場合はランダムシーケンスを直
接出力し、テストに失敗した場合はデータをＸＯＲ論理ゲートに再び返す。
（６）制御コントローラは四方向選択コントローラであり、ＣＰＵによって、セルラー
ステートマシンの四方向論理回路に対してスイッチング制御するための制御信号を送信す
る。
ゲートと、セルラーステートマシンと、テストモジュールと、ＣＰＵと、選択コントロー
ラとを含む構造で実装される、検出および補正機能を備えた真の乱数発生方法を提供する
。
（１）前記エントロピーソースモジュールは、２つの同一の振動子構造から構成され、
該振動子は自律ブールネットワークに基づくカオス振動子構造である。前記自律ブールネ
ットワークは３つの２入力ＸＯＲゲート、１つの３入力ＸＯＲゲート、１つの非ゲート、
および１つの４入力ＸＯＲゲートから構成される。３つの２入力ＸＯＲゲートと１つの３
入力ＸＯＲゲートがエンドツイエンドで接続されて環状ブールネットワーク構造を形成し
、１つの非ゲートの入力と出力が接続されて環状振動子を形成し、非ゲート出力が３入力
ＸＯＲゲート入力端に接続される。環状ブールネットワーク構造の各ノードの出力はいず
れも４入力ＸＯＲゲートの入力端に接続され、非ゲートからなる振動リング構造によって
発生された高周波周期信号を利用して、環状ブールネットワーク構造に対して振動を複数
回繰り返し、エントロピーソースモジュールが継続的に高品質のカオス信号を生成できる
ように、構造内に存在する固定点を絶えず破壊する。４入力ＸＯＲゲートの出力端は、サ
ンプリング量子化プロセスを実行するためにサンプリングモジュールに接続される。
（２）サンプリングモジュールは、Ｄフリップフロップとインバータからなる二重サン
プリング構造を含み、このうち、Ｄフリップフロップは２段に分けられ、各段に２つずつ
ある。インバータも２つである。エントロピーソースモジュールの２つの出力はそれぞれ
第一段の２つのＤフリップフロップによって量子化され、クロックは外部クロックを採用
し、外部クロックを調整することによって乱数速度を調整することができる。２つの第一
段Ｄフリップフロップによって量子化された２つの乱数列を、第二段Ｄフリップフロップ
のうちの一方にそれぞれ接続され、同時に、第一段Ｄフリップフロップによって量子化さ
れた２つの乱数列をそれぞれ１つのインバータで反転された後に第二段の別のＤフリップ
フロップのクロック端に接続され、クロック信号入力とする。第二段Ｄフリップフロップ
によってサンプリングされた乱数列に対してＸＯＲ処理を実行し、量子化されたサンプル
シーケンスをセルラーステートマシンに出力する。
（３）セルラーステートマシンは、４つの異なる論理回路から構成される後処理モジュ
ールであり、マルチパス選択コントローラ７００によって異なる後処理を選択し、乱数列
の品質を向上させ、乱数列のランダム性を高める。
（４）テストモジュールは、対応するソフトウェアの支援を受けて、セルラーステート
マシンによって送信されたランダムシーケンスに対して、周波数テスト、ランテスト、ブ
ロック内の最長ランテスト、離散フーリエ変換テストを実行し、かつテスト結果をＣＰＵ
に送信する。
（５）ＣＰＵはテスト結果を判断し、テストに合格した場合はランダムシーケンスを直
接出力し、テストに失敗した場合はデータをＸＯＲ論理ゲートに再び返す。
（６）制御コントローラは四方向選択コントローラであり、ＣＰＵによって、セルラー
ステートマシンの四方向論理回路に対してスイッチング制御するための制御信号を送信す
る。
本発明は、エントロピーソースモジュール、サンプリングモジュールおよびオンライン
検出という３つの部分を含む。エントロピーソースモジュールおよびサンプリングモジュ
ールはすべてデジタル論理デバイスから構成され、単純で統合および製造しやすい。一般
的な２入力論理デバイスで構成された環状ブールネットワークと比較すると、一般的な環
状２入力ブールネットワークは構造上の欠陥を有し、そして環状２入力ネットワークノー
ドの数が３Ｎ（Ｎは１以上）であるときのみ、カオス状態、非３Ｎノードの２入力ブール
ネットワークは、その構造的論理欠陥のためにブール固定点を有し、したがって該ネット
ワークを安定状態にする。本発明の構造は、２入力ブールネットワーク構造に非ゲート（
１０３）からなる１つの発振回路を適切に追加し、それによって発生された発振信号をブ
ールネットワークに結合し、複数回の繰り返し信号でブールネットワークを連続的に振動
し、それによって非３Ｎノードの２入力ブールネットワークに存在するブール固定点を破
り、少数のノードで高エントロピーカオス信号を発生することができる。
検出という３つの部分を含む。エントロピーソースモジュールおよびサンプリングモジュ
ールはすべてデジタル論理デバイスから構成され、単純で統合および製造しやすい。一般
的な２入力論理デバイスで構成された環状ブールネットワークと比較すると、一般的な環
状２入力ブールネットワークは構造上の欠陥を有し、そして環状２入力ネットワークノー
ドの数が３Ｎ（Ｎは１以上）であるときのみ、カオス状態、非３Ｎノードの２入力ブール
ネットワークは、その構造的論理欠陥のためにブール固定点を有し、したがって該ネット
ワークを安定状態にする。本発明の構造は、２入力ブールネットワーク構造に非ゲート（
１０３）からなる１つの発振回路を適切に追加し、それによって発生された発振信号をブ
ールネットワークに結合し、複数回の繰り返し信号でブールネットワークを連続的に振動
し、それによって非３Ｎノードの２入力ブールネットワークに存在するブール固定点を破
り、少数のノードで高エントロピーカオス信号を発生することができる。
本発明は、２入力ブールネットワークの固定点の制限を打ち破り、ネットワークノード
の数を大幅に低減し、そして構造を単純化してその電力消費を低減させる。２入力論理ゲ
ートデバイスを使用すると、１つの３入力ＸＮＯＲゲートまたは１つの３入力ＸＯＲゲー
トが原則としてそれぞれ２つの２入力ＸＮＯＲゲートまたは２つの２入力ＸＯＲゲートで
カスケード構成する必要があるため、消費電力を大幅に低減でき、これは、自律ブールネ
ットワーク内のノード数が一致する場合、本発明で使用される論理ゲート装置の実際の数
は３入力論理ゲートのそれの約半分であることを意味し、したがって装置の電力消費も約
半分に低減できる。最後に、デバイスの伝送遅延時間について、２入力論理ゲートが３入
力論理ゲートの約１／２であるため、乱数発生速度を約２倍に増加でき、実際のテストで
は本発明の単一チャネル乱数発生速度は最大１Ｇｂｐｓである可能性がある。
の数を大幅に低減し、そして構造を単純化してその電力消費を低減させる。２入力論理ゲ
ートデバイスを使用すると、１つの３入力ＸＮＯＲゲートまたは１つの３入力ＸＯＲゲー
トが原則としてそれぞれ２つの２入力ＸＮＯＲゲートまたは２つの２入力ＸＯＲゲートで
カスケード構成する必要があるため、消費電力を大幅に低減でき、これは、自律ブールネ
ットワーク内のノード数が一致する場合、本発明で使用される論理ゲート装置の実際の数
は３入力論理ゲートのそれの約半分であることを意味し、したがって装置の電力消費も約
半分に低減できる。最後に、デバイスの伝送遅延時間について、２入力論理ゲートが３入
力論理ゲートの約１／２であるため、乱数発生速度を約２倍に増加でき、実際のテストで
は本発明の単一チャネル乱数発生速度は最大１Ｇｂｐｓである可能性がある。
本発明は、Ｄフリップフロップおよびインバータからなる二重サンプリング構造を使用
して、エントロピーソースによって発生されたカオス信号をサンプリングする。２つの同
一のブールネットワーク構造によって発生されたカオス信号に対して量子化およびサンプ
リングして、かつＸＯＲ処理を行い、１つのカオスシーケンスを他のカオスシーケンスの
クロック信号として使用されるため、エントロピーソース信号のランダム性を高めること
ができ、かつシーケンスの周波数を向上させる。
して、エントロピーソースによって発生されたカオス信号をサンプリングする。２つの同
一のブールネットワーク構造によって発生されたカオス信号に対して量子化およびサンプ
リングして、かつＸＯＲ処理を行い、１つのカオスシーケンスを他のカオスシーケンスの
クロック信号として使用されるため、エントロピーソース信号のランダム性を高めること
ができ、かつシーケンスの周波数を向上させる。
本発明は、後処理としてセルラーステートマシンを使用してシーケンスの品質を向上さ
せる。セルラーステートマシンは、時空間離散と状態離散の並列数学モデルであり、それ
は、多数のシンプルで、局所的に相互作用するセルラーからなる。セルラーステートマシ
ンは、各離散時点で進化し、各格子点の値は、事前定義された局所規則に従って、隣接セ
ルラーの前の瞬間の値に従って同期的に更新される。本発明において、４つの異なる局所
定義ｆ１、ｆ２、ｆ３、およびｆ４を使用して、異なるデータに対してそれぞれ異なる後
処理を行う。異なる局所定義の選択は、マルチプレクサによって選択され、異なるデータ
に対してそれぞれ異なる後処理を行う。該方法はランダムシーケンスの混乱を改善し、そ
してデータテストの合格率を向上することができる。
せる。セルラーステートマシンは、時空間離散と状態離散の並列数学モデルであり、それ
は、多数のシンプルで、局所的に相互作用するセルラーからなる。セルラーステートマシ
ンは、各離散時点で進化し、各格子点の値は、事前定義された局所規則に従って、隣接セ
ルラーの前の瞬間の値に従って同期的に更新される。本発明において、４つの異なる局所
定義ｆ１、ｆ２、ｆ３、およびｆ４を使用して、異なるデータに対してそれぞれ異なる後
処理を行う。異なる局所定義の選択は、マルチプレクサによって選択され、異なるデータ
に対してそれぞれ異なる後処理を行う。該方法はランダムシーケンスの混乱を改善し、そ
してデータテストの合格率を向上することができる。
本発明のテストモジュールは、以下のテストを含む。
１、周波数テスト
該テストでは、主にシーケンス全体の0と1の比率を調べる。テストの目的は、シーケン
ス内の1と0の数が、実際のランダムシーケンス内の1と0の数とほぼ同じかどうかを決定す
ることである。テストにより１が１／２であるとし、すなわち０と１の数はシーケンス全
体を通して同じである。残りのテスト方法は該テストの確立に基づいて行われ、かつテス
トシーケンスがランダムではないという証拠はない。
１、周波数テスト
該テストでは、主にシーケンス全体の0と1の比率を調べる。テストの目的は、シーケン
ス内の1と0の数が、実際のランダムシーケンス内の1と0の数とほぼ同じかどうかを決定す
ることである。テストにより１が１／２であるとし、すなわち０と１の数はシーケンス全
体を通して同じである。残りのテスト方法は該テストの確立に基づいて行われ、かつテス
トシーケンスがランダムではないという証拠はない。
２、ランテスト
このテストは主にランの合計数を調べ、ランとは、中断なしの同一の数のシーケンス、
すなわち、ランまたは“１１１１．．．”または“００００．．．”のいずれかを指す。
長さｋのランはｋ個の同一ビットを含む。ランテストの目的は、異なる長さの“１”ラン
の数および“０”ランの数が理想的なランダムシーケンスの期待値と一致するかどうかを
判定することである。具体的には、該テスト方法は、そのような“０”“１”サブブロッ
ク間の振動が速すぎるか遅すぎるかを判定する。
このテストは主にランの合計数を調べ、ランとは、中断なしの同一の数のシーケンス、
すなわち、ランまたは“１１１１．．．”または“００００．．．”のいずれかを指す。
長さｋのランはｋ個の同一ビットを含む。ランテストの目的は、異なる長さの“１”ラン
の数および“０”ランの数が理想的なランダムシーケンスの期待値と一致するかどうかを
判定することである。具体的には、該テスト方法は、そのような“０”“１”サブブロッ
ク間の振動が速すぎるか遅すぎるかを判定する。
３、ブロック内の最長ランテスト
該テストは、主に長さMビットのサブブロック内で最長“１”ランを調べる。該テスト
の目的は、テストされるシーケンスの最長“１”ランの長さがランダムシーケンスと同じ
かどうかを判断することである。注：最長“１”ランの長さの１つの不規則変化は、対応
する“０”ランの長さにも１つの不規則変化があることを意味するため、“１”ランのみ
をテストすれば十分である。
該テストは、主に長さMビットのサブブロック内で最長“１”ランを調べる。該テスト
の目的は、テストされるシーケンスの最長“１”ランの長さがランダムシーケンスと同じ
かどうかを判断することである。注：最長“１”ランの長さの１つの不規則変化は、対応
する“０”ランの長さにも１つの不規則変化があることを意味するため、“１”ランのみ
をテストすれば十分である。
４、離散フーリエ変換テスト
本テストは、主にシーケンスを段階的にフーリエ変換した後のピークの高さを調べる。
その目的は、テストされる信号の周期性を検出し、それによって信号と対応するランダム
信号との間の偏差の程度を明らかにすることである。実際には、９５％閾値を超えるピー
ク数と５％未満のピーク数の間に有意差があるかどうかを確認する。
本テストは、主にシーケンスを段階的にフーリエ変換した後のピークの高さを調べる。
その目的は、テストされる信号の周期性を検出し、それによって信号と対応するランダム
信号との間の偏差の程度を明らかにすることである。実際には、９５％閾値を超えるピー
ク数と５％未満のピーク数の間に有意差があるかどうかを確認する。
テストモジュールは、テスト結果をＣＰＵに送信して判断し、ＣＰＵによりデータテス
ト結果が合格と判断した場合、直接ランダムシーケンスを出力し、すなわち、テストに合
格するとランダムシーケンスが高品質の真のランダムシーケンスとみなし、ＣＰＵにより
データテスト結果が失敗と判断した場合、元のデータをサンプリングモジュールのＸＯＲ
論理ゲート入力端に転送され、新しいデータとＸＯＲ処理を実行して、そしてＸＯＲ結果
を後処理のためにセルラーステートマシンに再入力される。後処理の後、データはテスト
に合格するまで再び検出モジュールに入力される。
ト結果が合格と判断した場合、直接ランダムシーケンスを出力し、すなわち、テストに合
格するとランダムシーケンスが高品質の真のランダムシーケンスとみなし、ＣＰＵにより
データテスト結果が失敗と判断した場合、元のデータをサンプリングモジュールのＸＯＲ
論理ゲート入力端に転送され、新しいデータとＸＯＲ処理を実行して、そしてＸＯＲ結果
を後処理のためにセルラーステートマシンに再入力される。後処理の後、データはテスト
に合格するまで再び検出モジュールに入力される。
検出および補正機能を備えた真の乱数発生装置であって、前記装置は、エントロピーソ
ースモジュールと、サンプリングモジュールと、ＸＯＲ論理ゲートと、セルラーステート
マシンと、テストモジュールと、ＣＰＵと、選択コントローラとを含む。
ースモジュールと、サンプリングモジュールと、ＸＯＲ論理ゲートと、セルラーステート
マシンと、テストモジュールと、ＣＰＵと、選択コントローラとを含む。
（１）前記エントロピーソースモジュールは、２つの同一の振動子構造から構成され、
該振動子は自律ブールネットワークに基づくカオス振動子構造である。前記自律ブールネ
ットワークは３つの２入力ＸＯＲゲート、１つの３入力ＸＯＲゲート、１つの非ゲート、
および１つの４入力ＸＯＲゲートから構成される。３つの２入力ＸＯＲゲートと１つの３
入力ＸＯＲゲートがエンドツイエンドで接続されて環状ブールネットワーク構造を形成し
、１つの非ゲートの入力と出力が接続されて環状振動子を形成し、かつ非ゲート出力が３
入力ＸＯＲゲート入力端に接続される。環状ブールネットワーク構造の各ノードの出力は
いずれも４入力ＸＯＲゲートの入力端に接続される。４入力ＸＯＲゲートの出力端は、サ
ンプリング量子化プロセスを実行するためにサンプリングモジュールに接続される。
該振動子は自律ブールネットワークに基づくカオス振動子構造である。前記自律ブールネ
ットワークは３つの２入力ＸＯＲゲート、１つの３入力ＸＯＲゲート、１つの非ゲート、
および１つの４入力ＸＯＲゲートから構成される。３つの２入力ＸＯＲゲートと１つの３
入力ＸＯＲゲートがエンドツイエンドで接続されて環状ブールネットワーク構造を形成し
、１つの非ゲートの入力と出力が接続されて環状振動子を形成し、かつ非ゲート出力が３
入力ＸＯＲゲート入力端に接続される。環状ブールネットワーク構造の各ノードの出力は
いずれも４入力ＸＯＲゲートの入力端に接続される。４入力ＸＯＲゲートの出力端は、サ
ンプリング量子化プロセスを実行するためにサンプリングモジュールに接続される。
（２）サンプリングモジュールは、Ｄフリップフロップとインバータからなる二重サン
プリング構造を含み、このうち、Ｄフリップフロップは２段に分けられ、各段に２つずつ
ある。インバータも２つである。エントロピーソースモジュールの２つの出力はそれぞれ
第一段の２つのＤフリップフロップによって量子化され、２つの第一段Ｄフリップフロッ
プのクロック端にそれぞれ１つのクロックモジュールが接続される。２つの第一段Ｄフリ
ップフロップの信号出力端を、第二段Ｄフリップフロップのうちの一方にそれぞれ接続さ
れ、同時に、２つの第一段Ｄフリップフロップの信号出力端をそれぞれ１つのインバータ
で反転された後に第二段の別のＤフリップフロップのクロック端に接続され、第二段Ｄフ
リップフロップのクロック信号入力とする。第二段Ｄフリップフロップの出力端は２入力
ＸＯＲゲートに共通に接続され、２入力ＸＯＲゲートの出力はＸＯＲ論理ゲートの入力端
に接続され、ＸＯＲ論理ゲートの出力はセルラーステートマシンの入力端に接続される。
プリング構造を含み、このうち、Ｄフリップフロップは２段に分けられ、各段に２つずつ
ある。インバータも２つである。エントロピーソースモジュールの２つの出力はそれぞれ
第一段の２つのＤフリップフロップによって量子化され、２つの第一段Ｄフリップフロッ
プのクロック端にそれぞれ１つのクロックモジュールが接続される。２つの第一段Ｄフリ
ップフロップの信号出力端を、第二段Ｄフリップフロップのうちの一方にそれぞれ接続さ
れ、同時に、２つの第一段Ｄフリップフロップの信号出力端をそれぞれ１つのインバータ
で反転された後に第二段の別のＤフリップフロップのクロック端に接続され、第二段Ｄフ
リップフロップのクロック信号入力とする。第二段Ｄフリップフロップの出力端は２入力
ＸＯＲゲートに共通に接続され、２入力ＸＯＲゲートの出力はＸＯＲ論理ゲートの入力端
に接続され、ＸＯＲ論理ゲートの出力はセルラーステートマシンの入力端に接続される。
（３）セルラーステートマシンは、４つの異なる論理回路から構成される後処理モジュ
ールであり、マルチパス選択コントローラによって異なる後処理を選択する。
ールであり、マルチパス選択コントローラによって異なる後処理を選択する。
（４）セルラーステートマシンの信号出力端はテストモジュールの信号入力端に接続さ
れ、テストモジュールの信号出力端はＣＰＵの信号入力端に接続される。
れ、テストモジュールの信号出力端はＣＰＵの信号入力端に接続される。
（５）ＣＰＵの信号出力端はＸＯＲ論理ゲートの信号入力端に接続される。
（６）制御コントローラは四方向選択コントローラであり、制御コントローラの信号出
力端はＣＰＵの信号出力端に接続され、制御コントローラの信号出力端はセルラーステー
トマシンの信号入力端に接続され、ＣＰＵから送信された制御信号を受信し、そしてセル
ラーステートマシンの四方向論理回路をそれぞれスイッチング制御する。
力端はＣＰＵの信号出力端に接続され、制御コントローラの信号出力端はセルラーステー
トマシンの信号入力端に接続され、ＣＰＵから送信された制御信号を受信し、そしてセル
ラーステートマシンの四方向論理回路をそれぞれスイッチング制御する。
前記乱数発生方法および装置エントロピーソースモジュールとサンプリングモジュール
はすべてデジタル論理ゲートで構成され、回路構造は単純で統合しやすく、かつ電力消費
は非常に低く、そして様々なプログラマブル論理回路と互換性がある。
はすべてデジタル論理ゲートで構成され、回路構造は単純で統合しやすく、かつ電力消費
は非常に低く、そして様々なプログラマブル論理回路と互換性がある。
前記乱数発生方法および装置は、オンライン検出を実現することができ、かつ試験に合
格した高品質な乱数列を出力することができ、セキュア通信などの情報セキュリティ分野
に広く適用することができる。
格した高品質な乱数列を出力することができ、セキュア通信などの情報セキュリティ分野
に広く適用することができる。
前記エントロピーサンプリングモジュールは、Ｄフリップフロップとインバータで構成
されて二重サンプリング構造を形成し、Ｄフリップフロップは、外部クロック信号に接続
されたクロック信号入力端子を有し、二重サンプリング構造はシーケンス周波数を増加さ
せると共にシーケンスカオスを増加させる。
されて二重サンプリング構造を形成し、Ｄフリップフロップは、外部クロック信号に接続
されたクロック信号入力端子を有し、二重サンプリング構造はシーケンス周波数を増加さ
せると共にシーケンスカオスを増加させる。
本発明の提供する検出および補正機能を備えた真の乱数の発生方法および装置の利点は
、
第一に、発生された乱数列は周期性を持たず、クロック周波数を調整することによって
、国際乱数工業試験規格（ＮＩＳＴおよびＤｉｅｈａｒｄ統計検定）に合格することがで
きる、良好な乱数特性を有する０〜１Ｇｂｉｔ／ｓの乱数を発生することができる。
第二に、システムでは、エントロピーソースとして、ＸＮＯＲゲートまたはＸＯＲゲー
トなどの論理ゲートを使って環状トポロジを形成し、全てが３入力ＸＮＯＲゲートまたは
ＸＯＲゲートをエントロピーソースとすることに比べて、３入力ＸＮＯＲゲートおよびＸ
ＯＲゲートからなるエントロピーソースの構造的欠陥は克服され、そしてブール固定点は
ない。少数のノードでカオス信号を発生することが可能であり、より高い周波数およびよ
り低い電力消費を有する。
第三に、このシステムの前記エントロピーサンプリングモジュール（２００）は、Ｄフ
リップフロップおよびインバータによって二重サンプリング構造を形成し、Ｄフリップフ
ロップは、外部クロック信号に接続されたクロック信号入力端子を有し、二重サンプリン
グ構造はシーケンス周波数を増加させると共にシーケンスカオスを増加させる。エントロ
ピーソースモジュール（１００）はクロック信号によって駆動されないため、Ｄフリップ
フロップサンプル量子化のセットアップと保持時間を満たさないイベントがあり、その結
果、準安定状態が生じ、これはシステムのランダム性をさらに高める。
第四に、システムはデジタル論理ゲートを採用し、回路構造は単純であり、そして様々
なプログラマブル論理回路と交換性があり、普遍的適用性と柔軟性を有する。
第五に、該乱数発生方法および装置は、統合小型化を実現することができ、セキュア通
信などの情報セキュリティ分野に広く適用することができる。
、
第一に、発生された乱数列は周期性を持たず、クロック周波数を調整することによって
、国際乱数工業試験規格（ＮＩＳＴおよびＤｉｅｈａｒｄ統計検定）に合格することがで
きる、良好な乱数特性を有する０〜１Ｇｂｉｔ／ｓの乱数を発生することができる。
第二に、システムでは、エントロピーソースとして、ＸＮＯＲゲートまたはＸＯＲゲー
トなどの論理ゲートを使って環状トポロジを形成し、全てが３入力ＸＮＯＲゲートまたは
ＸＯＲゲートをエントロピーソースとすることに比べて、３入力ＸＮＯＲゲートおよびＸ
ＯＲゲートからなるエントロピーソースの構造的欠陥は克服され、そしてブール固定点は
ない。少数のノードでカオス信号を発生することが可能であり、より高い周波数およびよ
り低い電力消費を有する。
第三に、このシステムの前記エントロピーサンプリングモジュール（２００）は、Ｄフ
リップフロップおよびインバータによって二重サンプリング構造を形成し、Ｄフリップフ
ロップは、外部クロック信号に接続されたクロック信号入力端子を有し、二重サンプリン
グ構造はシーケンス周波数を増加させると共にシーケンスカオスを増加させる。エントロ
ピーソースモジュール（１００）はクロック信号によって駆動されないため、Ｄフリップ
フロップサンプル量子化のセットアップと保持時間を満たさないイベントがあり、その結
果、準安定状態が生じ、これはシステムのランダム性をさらに高める。
第四に、システムはデジタル論理ゲートを採用し、回路構造は単純であり、そして様々
なプログラマブル論理回路と交換性があり、普遍的適用性と柔軟性を有する。
第五に、該乱数発生方法および装置は、統合小型化を実現することができ、セキュア通
信などの情報セキュリティ分野に広く適用することができる。
本発明は、検出および補正機能を備えた真の乱数の発生方法を提供し、その構造ブロック
図は、図１に示すとおりである。主に、エントロピーソースモジュール１００、サンプリ
ングモジュール２００、ＸＯＲゲート３００、セルステートマシン４００、テストモジュ
ール５００、ＣＰＵ６００および選択コントローラ７００で構成される。
図は、図１に示すとおりである。主に、エントロピーソースモジュール１００、サンプリ
ングモジュール２００、ＸＯＲゲート３００、セルステートマシン４００、テストモジュ
ール５００、ＣＰＵ６００および選択コントローラ７００で構成される。
前記エントロピーソースモジュール１００は、図２に示すとおり、２つの同一の振動子構
造から構成され、該振動子は自律ブールネットワークに基づくカオス振動子構造である。
該ブールネットワークは３つの２入力ＸＯＲゲート１０１（１０１１、１０１２、１０１
３、１０１４）、１つの３入力ＸＯＲゲート１０２、１つの非ゲート１０３、および１つ
の４入力ＸＯＲゲート１０４から構成される。３つの２入力ＸＯＲゲート１０１と１つの
３入力ＸＯＲゲート１０２がエンドツイエンドで接続されて環状ブールネットワーク構造
を形成し、１つの非ゲート１０３の入力と出力が接続されて環状振動子を形成し、かつ非
ゲート１０３の出力が３入力ＸＯＲゲート１０２の入力端に接続される。環状ブールネッ
トワーク構造の各ノードの出力はいずれも４入力ＸＯＲゲート１０４の入力端に接続され
る。インバータ１０３によって構成された振動リング構造が発生した高周波周期信号を利
用し、ブールネットワーク構造に対して複数回繰り返し振動をして、構造内に存在する固
定点を連続的に破壊し、エントロピーソースモジュールが連続的に高品質カオス信号を発
生させる。４入力ＸＯＲゲート１０４の出力端は、サンプリング量子化プロセスを実行す
るためにサンプリングモジュール２００に接続される。
造から構成され、該振動子は自律ブールネットワークに基づくカオス振動子構造である。
該ブールネットワークは３つの２入力ＸＯＲゲート１０１（１０１１、１０１２、１０１
３、１０１４）、１つの３入力ＸＯＲゲート１０２、１つの非ゲート１０３、および１つ
の４入力ＸＯＲゲート１０４から構成される。３つの２入力ＸＯＲゲート１０１と１つの
３入力ＸＯＲゲート１０２がエンドツイエンドで接続されて環状ブールネットワーク構造
を形成し、１つの非ゲート１０３の入力と出力が接続されて環状振動子を形成し、かつ非
ゲート１０３の出力が３入力ＸＯＲゲート１０２の入力端に接続される。環状ブールネッ
トワーク構造の各ノードの出力はいずれも４入力ＸＯＲゲート１０４の入力端に接続され
る。インバータ１０３によって構成された振動リング構造が発生した高周波周期信号を利
用し、ブールネットワーク構造に対して複数回繰り返し振動をして、構造内に存在する固
定点を連続的に破壊し、エントロピーソースモジュールが連続的に高品質カオス信号を発
生させる。４入力ＸＯＲゲート１０４の出力端は、サンプリング量子化プロセスを実行す
るためにサンプリングモジュール２００に接続される。
サンプリングモジュール２００は、図３に示すとおり、Ｄフリップフロップとインバータ
からなる二重サンプリング構造であり、エントロピーソースモジュールの２つの出力はそ
れぞれ第一段のＤフリップフロップ（２０１１和２０１３）によって量子化され、クロッ
クは外部クロックを採用し、乱数速度は外部クロックを調整することによって調整するこ
とができ、外部クロック周波数は１ＧＨｚ／ｓを超えない。２つのＤフリップフロップの
量子化されたシーケンスは、それぞれ次の段のＤフリップフロップ（２０１２および２０
１４）に接続され、かつシーケンスを反転した後にクロック信号の入力として別のＤフリ
ップフロップのクロック端に接続され、すなわち、Ｄフリップフロップ２０１１の出力は
Ｄフリップフロップ２０１２に接続され、Ｄフリップフロップ２０１３の出力はＤフリッ
プフロップ２０１４に接続されている。同時に、Ｄフリップフロップ２０１１の出力はイ
ンバータ２０２２を介してＤフリップフロップ２０１４に接続され、Ｄフリップフロップ
２０１３の出力はインバータ２０２１を介してＤフリップフロップ２０１２に接続される
。２段Ｄフリップフロップによりサンプリングされたランダムシーケンスを、２入力ＸＯ
Ｒゲート２０３に入力されてＸＯＲ処理を行い、量子化されたサンプリングシーケンスを
出力し、続いてＸＯＲゲート３００に入力される。
からなる二重サンプリング構造であり、エントロピーソースモジュールの２つの出力はそ
れぞれ第一段のＤフリップフロップ（２０１１和２０１３）によって量子化され、クロッ
クは外部クロックを採用し、乱数速度は外部クロックを調整することによって調整するこ
とができ、外部クロック周波数は１ＧＨｚ／ｓを超えない。２つのＤフリップフロップの
量子化されたシーケンスは、それぞれ次の段のＤフリップフロップ（２０１２および２０
１４）に接続され、かつシーケンスを反転した後にクロック信号の入力として別のＤフリ
ップフロップのクロック端に接続され、すなわち、Ｄフリップフロップ２０１１の出力は
Ｄフリップフロップ２０１２に接続され、Ｄフリップフロップ２０１３の出力はＤフリッ
プフロップ２０１４に接続されている。同時に、Ｄフリップフロップ２０１１の出力はイ
ンバータ２０２２を介してＤフリップフロップ２０１４に接続され、Ｄフリップフロップ
２０１３の出力はインバータ２０２１を介してＤフリップフロップ２０１２に接続される
。２段Ｄフリップフロップによりサンプリングされたランダムシーケンスを、２入力ＸＯ
Ｒゲート２０３に入力されてＸＯＲ処理を行い、量子化されたサンプリングシーケンスを
出力し、続いてＸＯＲゲート３００に入力される。
セルラーステートマシン４００は、４つの異なる論理回路から構成される後処理モジュー
ルであり、図５に示すとおりである。ｆ１、ｆ２、ｆ３、ｆ４はそれぞれ４つの異なる局
所定義であり、この例ではＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲのいずれかを選択することが
できる。マルチパス選択コントローラ７００によって異なる後処理を選択し、乱数列の品
質を向上させ、乱数列のランダム性を高める。
ルであり、図５に示すとおりである。ｆ１、ｆ２、ｆ３、ｆ４はそれぞれ４つの異なる局
所定義であり、この例ではＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲのいずれかを選択することが
できる。マルチパス選択コントローラ７００によって異なる後処理を選択し、乱数列の品
質を向上させ、乱数列のランダム性を高める。
テストモジュール５００は、対応するソフトウェアの支援を受けて、セルラーステートマ
シンによって送信されたランダムシーケンスに対して、周波数テスト、ランテスト、ブロ
ック内の最長ランテスト、離散フーリエ変換テストを実行し、かつテスト結果をＣＰＵに
送信する。
シンによって送信されたランダムシーケンスに対して、周波数テスト、ランテスト、ブロ
ック内の最長ランテスト、離散フーリエ変換テストを実行し、かつテスト結果をＣＰＵに
送信する。
ＣＰＵ６００は、テスト結果を判断し、テストに合格した場合はランダムシーケンスを直
接出力し、テストに失敗した場合はデータをＸＯＲ論理ゲートに再び返す。
制御コントローラ７００は、四方向選択コントローラであり、ＣＰＵによって、セルラ
ーステートマシンの四方向論理回路に対してスイッチング制御するための制御信号を送信
する。
接出力し、テストに失敗した場合はデータをＸＯＲ論理ゲートに再び返す。
制御コントローラ７００は、四方向選択コントローラであり、ＣＰＵによって、セルラ
ーステートマシンの四方向論理回路に対してスイッチング制御するための制御信号を送信
する。
以上の実施形態は、特定の実施形態のみを用いて本発明の基本原理および実施構造を説明
し、これに基づいて、いくつかの改良およびレタッチを行うことができ、本発明に基づく
そのような改良およびレタッチは本発明の保護範囲内に含まれる。
し、これに基づいて、いくつかの改良およびレタッチを行うことができ、本発明に基づく
そのような改良およびレタッチは本発明の保護範囲内に含まれる。
Claims (3)
- 検出および補正機能を備えた真の乱数発生方法であって、エントロピーソースモジュール
（１００）と、サンプリングモジュール（２００）と、ＸＯＲ論理ゲート（３００）と、
セルラーステートマシン（４００）と、テストモジュール（５００）と、ＣＰＵ（６００
）と、選択コントローラ（７００）と、を含む構造で実装され、
（１）前記エントロピーソースモジュール（１００）は、２つの同一の振動子から構成
され、該振動子は自律ブールネットワークに基づくカオス振動子構造であり、前記自律ブ
ールネットワークは３つの２入力ＸＯＲゲート（１０１）、１つの３入力ＸＯＲゲート（
１０２）、１つの非ゲート（１０３）、および１つの４入力ＸＯＲゲート（１０４）から
構成され、３つの２入力ＸＯＲゲート（１０１）と１つの３入力ＸＯＲゲート（１０２）
がエンドツイエンドで接続されて環状ブールネットワーク構造を形成し、１つの非ゲート
（１０３）の入力端と出力端が接続されて環状振動子を形成し、非ゲート（１０３）の出
力端が３入力ＸＯＲゲート（１０２）の入力端に接続され、環状ブールネットワーク構造
の各ノードの出力はいずれも４入力ＸＯＲゲート（１０４）の入力端に接続され、非ゲー
ト（１０３）からなる振動リング構造によって発生された高周波周期信号を利用して、環
状ブールネットワーク構造に対して振動を複数回繰り返し、エントロピーソースモジュー
ル（１００）が継続的に高品質のカオス信号を生成できるように、構造内に存在する固定
点を絶えず破壊し、４入力ＸＯＲゲート（１０４）の出力端は、サンプリング量子化プロ
セスを実行するためにサンプリングモジュール（２００）に接続され、
（２）サンプリングモジュール（２００）は、Ｄフリップフロップとインバータからな
る二重サンプリング構造を含み、Ｄフリップフロップは２段に分けられ、各段に２つずつ
あり、インバータも２つであり、エントロピーソースモジュール（１００）の２つの出力
はそれぞれ第一段の２つのＤフリップフロップによって量子化され、クロックは外部クロ
ックを採用し、外部クロックを調整することによって乱数速度を調整することができ、２
つの第一段Ｄフリップフロップによって量子化された２つの乱数列を、第二段Ｄフリップ
フロップのうちの一方にそれぞれ接続され、同時に、第一段Ｄフリップフロップによって
量子化された２つの乱数列をそれぞれ１つのインバータで反転された後に第二段の別のＤ
フリップフロップのクロック端に接続され、クロック信号入力とし、第二段Ｄフリップフ
ロップによってサンプリングされた乱数列に対してＸＯＲ処理を実行した後、ＸＯＲ論理
ゲート（３００）に入力し、返信されたデータとＸＯＲ処理し、かつ量子化されたサンプ
ルシーケンスをセルラーステートマシン（４００）に出力し、
（３）セルラーステートマシン（４００）は、４つの異なる論理回路から構成される後
処理モジュールであり、選択コントローラ（７００）によって異なる後処理を選択し、乱
数列の品質を向上させ、乱数列のランダム性を高め、
（４）テストモジュール（５００）は、対応するソフトウェアの支援を受けて、セルラ
ーステートマシン（４００）によって送信されたランダムシーケンスに対して、周波数テ
スト、ランテスト、ブロック内の最長ランテスト、離散フーリエ変換テストを実行し、か
つテスト結果をＣＰＵ（６００）に送信し、
（５）ＣＰＵ（６００）はテスト結果を判断し、テストに合格した場合はランダムシー
ケンスを直接出力し、テストに失敗した場合はデータをＸＯＲ論理ゲート（３００）に再
び返し、
（６）選択コントローラ（７００）は、ＣＰＵ（６００）によって、セルラーステート
マシン（４００）の論理回路に対してスイッチング制御するための制御信号を送信する、
ことを特徴とする、
検出および補正機能を備えた真の乱数発生方法。 - ２入力ブールネットワークの固定点の限界を破り、ノード数を減らし、高品質のランダム
シーケンスを発生し、前記第一段Ｄフリップフロップのクロックは外部クロックで供給さ
れ、クロック信号１ＧＨｚ以下である、ことを特徴とする、
請求項１に記載の検出および補正機能を備えた真の乱数発生方法。 - 乱数列の品質をオンラインで検出することができ、テストに合格しなかった乱数に対して
後処理を行うことができ、ランダム性を改善し、テストに合格させる、ことを特徴とする
、
請求項１に記載の検出および補正機能を備えた真の乱数発生方法。
Applications Claiming Priority (3)
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| KR101818441B1 (ko) * | 2011-06-30 | 2018-01-16 | 삼성전자주식회사 | 데이터 처리 장치 및 이의 동작 방법 |
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