CN101582023A - 一种真随机序列产生器 - Google Patents
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Abstract
本文公开了一种真随机序列产生器;包括迭代计算单元、抗饱和计算单元和逻辑判断单元;该随机数发生器性能优越,它功耗低、面积小、稳定性高,且能得到均匀的、统计特性好的真随机序列;可用于生成加密算法的密钥和智能卡等密码系统的初始化向量;它的完全不可预测性是信息加密的重要保证。
Description
技术领域
本发明涉及一种抗饱和的真随机数发生器,特别地,涉及一种用于生成加密算法的密钥和智能卡等密码系统的初始化向量的抗饱和的真随机数发生器。
背景技术
随机数发生器分为真随机数发生器和伪随机数发生器两种。伪随机数发生器通过初始值和确定性算法产生随机数,其不可预测的程度取决于算法的复杂度,在计算能力不断提高的今天,已无法满足高安全性要求的应用需要。真随机数发生器则是利用真实世界的自然随机性,可以产生不依赖于任何计算性假设的随机数,是完全不可预测的,在加密应用领域内起到越来越关键的作用。
真随机数发生器的传统设计方法主要是通过直接或间接采样集成电路器件的热噪声或相位噪声以实现自然物理随机源。采样热噪声的方法需要处理极微弱的噪声信号,且易受系统环境影响,对电路精度要求很高,设计难度大。一般选用专门的外部组件或特殊硬件屏蔽电路干扰来获得理想的白噪声源,这种方法显然无法应用于嵌入式系统中。而采样相位噪声的方法一般通过全数字电路实现,虽然在SOC片上系统设计中很流行,但设计者无法控制实际电路的布局,因此不能用于客户定制的单元设计。
发明内容
本发明针对上述传统设计方法的不足,提供了一种性能优越的真随机序列产生器,它功耗低、面积小、稳定性高,且能得到均匀的、完全不可预测的高质量随机数序列。
为了解决上述技术问题,本发明提供的真随机序列产生器实现了一种对于初始状态值极端敏感的迭代运算电路。电路中的系统噪声对迭代值的轻微扰动,都将导致完全不同的演化过程,因此所产生的真随机序列是完全不可预测的,而且均匀度高,相关性小,分布性能好,可通过FIPS140-1的测试标准。同时为保证运算电路的输出不会被饱和状态值锁定,本发明中的抗饱和电路能根据运算结果对迭代值进行判断,发现离开正常迭代区间后,会暂时中断迭代计算,开启抗饱和计算,直至电路重新进入正常的工作状态。两种计算单元的工作由逻辑判断单元通过比较当前变量迭代值所属的取值区间,通过反相器、传输门和与门的布尔逻辑判断,输出计算单元所需要的控制信号。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是本发明真随机序列产生器的结构框图
图2是本发明真随机序列产生器的计算单元的电路图
图3是本发明真随机序列产生器的逻辑判断单元的电路图
具体实施方式
下面根据附图详细说明本发明。
如图1所示,本发明的真随机序列产生器主要分为迭代计算单元、抗饱和计算单元和逻辑状态判断单元三个部分。迭代计算单元的主要作用是在每个时钟周期内根据非线性表达式产生一位随机位,抗饱和计算单元的作用是将迭代点的状态从饱和态重新吸引回正常的迭代计算状态,而逻辑判断单元的作用是判断系统工作状态的所属阈值区间以选择相对应的参考电压值进行计算。
本发明真随机序列产生器的计算单元电路如图2所示,它可分成迭代运算和抗饱和运算两大部分:其中,迭代元算单元包括采用电阻连接成负反馈形式的运算放大器U1、带单位增益缓冲器U2的采样保持电路和控制开关K4,K6;抗饱和运算单元包括单位增益缓冲器U2和控制开关K5,K7。两种运算都利用了控制开关K1,K2,K3的不同导通情形以转移电容C1,C2上的存储电荷来实现模拟量的线性运算。整个运算单元中的开关控制信号K1~K9完全来自于逻辑判断单元。当系统处于正常的迭代计算状态时,电容C1,C2在开关信号K1,K2,K4,K6的交替控制下,分别完成预充电和电荷转移的过程。当只有K6,K2导通时,C1,C2的正极板分别充电至xn和Vp,其中Vp根据开关K8,K9的导通情况对Va,Vb进行选择;当只有K1,K4导通时,C1的正极板和C2的正极板短接,即C1,C2为反向串联状态,电容上的电荷随之发生转移,至C1,C2上电荷分布达到平衡时,反馈运算放大器的输入端电压为xn和Vp的差值。该电路利用电阻的反馈,同时实现了乘法的倍增运算。减法和乘法运算的交替执行即可实现一维的非线性分段迭代表达式。当系统的迭代值脱离迭代区间,电路变为饱和态时,开关K4,K6将完全关闭。当电容C1,C2受开关K1,K2,K5和K7的交替控制时,电路仅通过电容上的电荷转移实现减法运算;当C1,C2受开关K1,K3,K5,K7的交替控制时,在电荷转移阶段,由于电容C1的正极板和C2的负极板连接,即C1,C2同向串接时,当C1,C2上的电荷分布达到平衡时,单位增益缓冲器U3的输入端的电压为xn和Vp的和值。系统处于饱和态时,电路的计算仅包含迭代变量的单调加法或减法,无论饱和态趋于电源电压还是地电压,都可以顺利将迭代值重新拉回到正常的迭代区间中。
本发明真随机序列产生器的逻辑判断单元电路如图3所示,它用来控制整个系统的具体计算内容。整个逻辑判断单元的输入信号包括两相不交迭时钟CLK1和CLK2;参考电压V1,V2,V3和迭代变量xn。其中V1,V2,V3与Va,Vb都同时来自电阻分压电路,Va和Vb是为变量计算提供相应的偏移参量,而V1,V2,V3作为比较器U4,U5,U6的基准参考电压,通过比较不同的迭代值,确定除迭代点xn的取值区间,并通过4个反相器和7个二输入与门的布尔逻辑实现了最终的9个控制开关的输出和1个随机二进制位的输出。
本发明真随机序列产生器的输出序列仅通过简单的异或处理后便能具有非常好的均匀性,也可以根据应用场合的不同需求,选择合适的数字后处理单元,以达到理想的统计特性指标。使用时,可以将本发明作为嵌入式系统的一个IP模块,也可以单独作为一块芯片封装使用。
本发明的真随机序列产生器的抗饱和电路的工作范围可达到整个电源电压,在系统上电和强噪声干扰的情况下,电路都会自动工作,并快速将迭代变量稳定在正常工作状态,并且源源不断地产生理想的真随机序列。
Claims (3)
1、一种真随机序列发生器,其特征在于,它包括迭代计算单元、抗饱和计算单元和逻辑状态判断单元三个部分。
2、根据权利要求1所述的真随机序列发生器,其特征在于,电容C2的上极板分别通过开关K2和K3与参考电压Vp和地相连接;电容C2的下极板分别通过开关K3,K2与参考电压Vp和地相连接。
3、根据权利要求1所数的真随机序列发生器,其特征在于,抗饱和电路主要由单位增益缓冲器U3,电容C1、C2,开关K1、K2、K3、K5和K7组成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2008100978305A CN101582023A (zh) | 2008-05-16 | 2008-05-16 | 一种真随机序列产生器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2008100978305A CN101582023A (zh) | 2008-05-16 | 2008-05-16 | 一种真随机序列产生器 |
Publications (1)
Publication Number | Publication Date |
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CN101582023A true CN101582023A (zh) | 2009-11-18 |
Family
ID=41364178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2008100978305A Pending CN101582023A (zh) | 2008-05-16 | 2008-05-16 | 一种真随机序列产生器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101582023A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102135871A (zh) * | 2011-03-29 | 2011-07-27 | 深圳职业技术学院 | 利用混沌原理产生随机数的装置及其动态口令牌 |
WO2019222866A1 (zh) * | 2018-05-24 | 2019-11-28 | 太原理工大学 | 一种具有检测校正功能的真随机数产生方法与装置 |
CN113535124A (zh) * | 2021-09-07 | 2021-10-22 | 深圳大学 | 基于片上数字反馈自校准系统的真随机数发生器 |
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2008
- 2008-05-16 CN CNA2008100978305A patent/CN101582023A/zh active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN102135871A (zh) * | 2011-03-29 | 2011-07-27 | 深圳职业技术学院 | 利用混沌原理产生随机数的装置及其动态口令牌 |
WO2019222866A1 (zh) * | 2018-05-24 | 2019-11-28 | 太原理工大学 | 一种具有检测校正功能的真随机数产生方法与装置 |
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