CN110209374A - 一种基于racetrack memory的乘法器及其操作方法 - Google Patents

Abstract

本发明公开了一种基于racetrack memory的乘法器及其操作方法。乘法器包括racetrack memory条带、控制电路、读出模块和加法器模块。1)将被乘数和辅助数写入racetrack memory条带中，2)向条带输入乘数，3)读出模块读取racetrack memory条带中的数据，4)读出模块的读取结果输入到加法器，得出最终结果。本发明所提出的乘法器，基于阻性非易失新型存储器racetrack memory，具有低功耗、计算速度快，并且能够长期保存被乘数的特点。

Description

一种基于racetrack memory的乘法器及其操作方法

技术领域

本发明属于模拟集成电路设计领域，涉及一种基于racetrack memory的乘法器及其操作方法。

背景技术

近年来随着深度学习等技术的发展，人们对数据处理的速度要求越来越高。为了提高数据处理的效率，内存处理(processing in-memory)的概念被提出。内存处理(processing in-memory)包括两种模式，近内存计算(near-memory computing)和内存计算(in-memory computing)。近内存计算(near-memory computing)即把内存和计算单元放的更近，从而减少传输数据的延迟。内存计算(in-memory computing)指数据的计算直接在内存单元中执行，这样传输数据的成本和延迟近似于0。

结合近年来新型存储器件的发展，考虑到未来例如racetrack memory等新型存储器件作为存储器的可能，需要大量基于新型存储器件的基础电路用于支持其内存计算和近内存计算。由此，基于racetrack memory的乘法器被提出。由于基于racetrack memory的乘法器其中一部分的计算在内存中完成，其他一部分计算为近内存计算，所以功耗性能很好，一次计算消耗能量约342fJ，速度也比较快，最差情况一次计算需要2.25ns。

比起传统的基于CMOS的乘法器，基于racetrack memory的乘法器功耗接近CMOS乘法器。而且racetrack memory是阻性非易失存储器，比起断电无法保持的CMOS具有非易失的显著优点。在乘法器电路的许多应用中，例如卷积计算，往往被乘数长时间固定不变，乘数高频变化，因此，可以做到将被乘数存在内部并且可以做到内存计算的racetrackmemory非常适合用于乘法器。

发明内容

本发明的目的在于克服现有技术的不足，提出了一种基于racetrack memory的乘法器及其操作方法。为实现上述目的，本发明的技术方案如下：

本发明首先公开了一种基于racetrack memory的乘法器，包括：racetrackmemory条带；与racetrack memory条带左右端相连的控制电路；与racetrack memory条带输出端相连的读出模块；与读出模块的输出端相连的加法器模块。

优选的，所述的乘法器包括8个racetrack memory条带；每个racetrack memory条带含有19个racetrack memory，其中，右端的16个racetrack memory的其中8个存储着8位被乘数a[7:0]，每相邻的两位被乘数之间存着0；左端的其他3个racetrack memory分别存储1、0、1三个数。

优选的，所述的读出模块共有三种，分别为用于读出1个racetrack memory内存储的数据的第一读出模块、用于读出2个racetrack memory内存储的数据和的第二读出模块、用于读出3个racetrack memory内存储的数据和的第三读出模块；所述的读出模块由1个或者2个锁存器组成，并且在锁存器下的两个输入端增加了两个NMOS管，两个NMOS管的栅极用开关信号‘shut’、‘shut2’触发，两个开关信号用于在读出相应位的结果的300ps以外关断锁存器，以达到减少功耗的目的；

并且在第二读出模块和第三读出模块中，由于与门有50ps的延迟，所以用比‘shut2’信号延迟少50ps的信号‘RE’作为与门的另一个输入，以此平衡与门带来的延迟。

本发明还公开了一种所述的基于racetrack memory的乘法器的操作方法，包括如下步骤：

1)将被乘数和辅助数1、0、1存储到racetrack memory条带中，每两个相邻的被乘数的数位间需存储0；

2)将乘数b[7:0]输入到racetrack memory条带右边的控制电路，若b[i]＝0，racetrack memory条带不移位，若b[i]＝1，racetrack memory条带移位；移位后，条带输出到读出模块的数据，即为中间结果；

3)三种读出模块读取racetrack memory条带上对应的值，即中间结果；读取1个racetrack memory内数据的读出模块输出为1位，读取2、3个racetrack memory内数据和的读出模块输出为2位数；

4)读出模块的输出作为加法器的输入，加法器计算出乘法的最终结果。

优选的，所述的步骤2)具体为：

当乘数的某一位b[i]＝0，racetrack memory条带内的数据不移位；当b[i]＝1，racetrack memory条带内数据移位，racetrack memory条带输出到读出模块的数据，即为中间结果，变为a[7:0]；

racetrack memory条带左右边分别有一个控制电路，其中左边的控制电路由Vss、ctrlL两个信号触发，右边的控制电路由b[i]和ctrlR两个信号触发；ctrlL与ctrlR是racetrack memory条带上锁存器的两个输出；当条带位于初始状态的时候，ctrlL＝0，ctrlR＝1；b[i]为某一位乘数，当b[i]和ctriR同时为1的时候，条带右端电压被拉到Vss，当ctrlL为0的时候，条带左端电压又被拉到Vdd，此时满足移位条件，条带的数据右移；右移一位后，ctrlL＝1，ctrlR＝0，此时条带左端电压约为Vdd/2，右端电压也为Vdd/2，所以不再满足移位条件，故条带的数据向右移动一位后即自动停下；如果b[i]＝0，条带左端电压为Vdd，右端电压为Vdd/2，此时条带通过的电流不满足移位条件，条带数据不移位。

racetrack memory条带左端的1、0、1这三个数和条带两端的控制电路一并实现条带数据的移位，并且可以避免条带数据移动超过1位。这种方法使得中间结果的计算可以在racetrack memory中完成。

与现有技术相比，本发明所具有的有益效果是：扩宽了新型存储器件racetrackmemory的应用范围，使得racetrack memory可以用于乘法器电路。对比普通的基于CMOS的乘法器，基于racetrack memory的乘法器的功耗平均为343fJ，最差情况单次计算花费时间2.25ns，而基于CMOS的乘法器功耗平均为204fJ，最差情况花费时间845ps。虽然就单次乘法计算的功耗来说，基于racetrack memory的乘法器功耗略高于CMOS乘法器，但考虑到racetrack memory的被乘数已经被存储在条带中，所以并不需要花费从外部存储器中读出被乘数的能量，只需要消耗能量从外部读取乘数即可。而基于CMOS的电路的被乘数、乘数都需要从外部存储器读取。特别是应用在物联网设备、可穿戴生物电子设备等中的乘法器模块，大部分时间处于休眠状态。休眠状态下外部存储器将会产生额外的静态功耗，这又将给基于CMOS的乘法器带来额外的能耗。总的来说，在频繁更换乘数或者长时间处于休眠状态的情况下，基于racetrack memory的乘法器都会比基于CMOS的乘法器有能耗上优势。

附图说明

图1是基于racetrack memory的乘法器电路图；

图2是racetrack memory条带电路图；

图3是读出1个racetrack memory的数据的第一读出模块电路图；

图4是读出2个racetrack memory的数据和的第二读出模块电路图；

图5是读出3个racetrack memory的数据和的第三读出模块电路图；

图6是读出模块范围划分图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细的描述。

本发明提出了一种基于racetrack memory的乘法器，以下将对本发明提出的基于racetrack memory的乘法器进行详细说明。

基于Racetrack memory的乘法器电路图见图1，电路可以分为以下几部分：racetrack memory条带、读出模块、加法器模块。乘法的计算流程是，被乘数乘数输入到racetrack memory条带模块，在存储器中完成计算后的结果被读出模块读出，读出过程也是计算的过程，最后读出模块的结果输入到加法器计算得到乘法的最终结果。

图1易见基于racetrack memory的8×8乘法器电路中有8个条带，条带电路图见图2，每条条带有19个racetrack memory，右端的16个memory的其中8个存储着8位被乘数a[7:0]，每相邻的两位被乘数之间存着0。在条带内的数据没有移位的初始情况下，读出模块连接的都是存储了0的racetrack memory。在racetrack memory内部完成中间结果计算的原理是，当b[i]＝0，条带内的数据不移位；当b[i]＝1，条带内数据移位，输出模块连接的数据位变为a[7:0]。

每个条带左端另有3个racetrack memory，分别存储1、0、1三个数。这三个数和条带两端的控制电路一并实现条带数据的移位，并且可以避免条带数据移动超过1位。这种方法使得中间结果的计算可以在racetrack memory中完成。条带左右边分别有两个控制电路，其中左边的控制电路由Vss、ctrlL两个信号触发，右边的控制电路的输入则是b[i]和ctrlR。左边的控制电路由于输入信号之一是Vss，所以条带左端的电压不可能是Vdd。因为控制电路最上面的pmos栅极电压是Vss，所以不可能导通，也就是说，条带的数据不可以做到向左移动，只可能在一定前提条件下向右移动。右侧控制电路决定了条带的数据是否移动。当条带位于初始状态的时候，ctrlL＝0，ctrlR＝1。b[i]为某一位乘数，当b[i]和ctriR同时为1的时候，条带右端电压被拉到Gnd，当ctrlL为0的时候，条带左端电压又被拉到Vdd，此时条带的数据右移。右移一位后，ctrlL＝1，ctrlR＝0，此时条带左端电压约为0.5V，右端电压也为0.5V(使用65nmCMOS工艺，Vdd为1V，故此时电压为1/2＝9＝0.5V)，所以不再满足移位条件，故条带的数据向右移动一位后即自动停下。如果b[i]＝0，条带左端电压为Vdd，右端电压为0.5V，此时条带通过的电流不满足移位条件，条带数据不移位。在racetrackmemory内部完成计算的中间结果的过程需要0.81ns。

读出模块读取的是同一数位上几个racetrack memory存储的数据或数据之和。之所以没有采用依次读出每一个racetrack memory内数据的方法，是因为这样将会花费很多MOS管，面积成本将会很大。如果分开读每一个racetrack memory的数据，将要花费8×8＝64个锁存器，但是用本发明采用的方法，电路中共花费读出模块27个，其中读取1个racetrack memory数据的(图3)6个，读取2个racetrack memory数据的(图4)5个，读取3个racetrack memory数据的(图5)16个，加起来共花费锁存器6+2×6+2×16＝50个。读出模块只读取3个及以内的racetrack memory的数据和，每个读出模块最多只需要2个锁存器。

如果想要用一个读出模块读取更多racetrack memory的数据和，每个读出模块则需要3个或以上的锁存器，这样会使得电路更加复杂，读出所需的时间增长，而且读取准确度也会相应降低。所以最终选择把存储在racetrack memory条带里的8×8中间结果最优地划分，然后用三种读出模块分别读出，这样可以使得乘法器在功耗上最优。

图3所示的读一个racetrack memory数据的第一读出模块电路很类似一个锁存器，只是电路添加了两个NMOS管，并且都用信号‘shut’控制其栅极。‘re2’，用于控制读出模块的开通和关断，当re2＝0，此锁存器处于关断状态，输出out＝1；当re2＝1且shut＝1，锁存器处于开通状态，可以正常工作；当re2＝1且shut＝0，锁存器处于休眠状态，此时输出out保持进入休眠状态之前的值不变。对于下文中控制信号为‘re’和‘shut2’的锁存器(第二读出模块和第三读出模块中)，有与‘re2’和‘shut’同样的控制效果。读出模块的原理是锁存器下端的两个输入端分别连接待读出的racetrack memory和参考电阻，通过比较状态较两者的阻值来得到racetrack memory内的数据。详细的说，连接的电阻阻值更小的一侧输入端，PMOS下的电压更快被拉到低电平Vss，然后由于此侧PMOS下的线上电压是另一侧PMOS的栅极输入电压，所以当一侧PMOS下电压被拉到Vss，则另一侧PMOS下电压被拉到Vdd。由此，若racetrack memory的电阻小于参考电阻，则输出out＝0，反之，则输出out＝1。‘shut’的作用是在条带的移位完成后，即0.81ns后再开启，维持300ps后关断。300ps足够锁存器读出racetrack memory内的数据，在读出的这300ps以外的时间关断shut信号可以让输出out保持，不做无意义的翻转，节约功耗。如果没有shut信号，由于条带的移位造成输出out的翻转以及其他静态功耗，一个锁存器的功耗将会翻10倍，由1e-15J数量级变为1e-14数量级。

图4、5所示的分别是读出两个、三个racetrack memory内数据和的第二读出模块和第三读出模块电路。两个电路很类似，都含有两个锁存器，其中左边的锁存器用于读出存储器数据和的高位，右边的读出低位。由于低位的判断需要高位的结果作为依据，电路图中可见低位的锁存器有out_H’、out_H作为输入，所以读出高位的锁存器先于低位锁存器工作。上文陈述了图3读出一个racetrack memory数据的读出模块中的shut信号对功耗的贡献，在图4、5中，低位锁存器的shut2信号有和shut信号同样的作用。同样的，读出模块的两个锁存器，在传统锁存器基础上，在每个锁存器下方添加了两个NMOS管，并且两个锁存器下的NMOS管分别用信号‘shut’控制其栅极，如图4、5所示。在条带的移位完成后，shut开通，持续300ps关断，然后shut2开通，同样持续300ps关断。Shut2信号的开通不能早于shut关断的时间，否则高位锁存器会被接入低位锁存器电路，作为和racetrack memories并联的电路，同样对于高位锁存器，低位锁存器也与racetrack memories并联接入高位锁存器电路，影响待读取的racetrack memories的阻值，会造成读取结果错误。

图5的与门是为了根据高位输出判断接入哪个参考电阻。Res2用于在高位输出是0的情况下判断低位，即此Res2用于区分00、01两种情况。而Res是在高位输出为1的情况下判断低位输出，用于区分10、11两种情况。图4的低位锁存器只有一个与门，一个参考电阻。这是因为两个racetrack memories存储的数据和只有00、01、10三种情况，也就是说如果高位锁存器的输出是1，那么低位锁存器的输出一定是0，所以当高位锁存器输出为1的时候，与门输出为0，与门连接其栅极的nmos不打开，相当于接入的参考电阻的阻值无穷大，因此低位锁存器的输出为0。只有当高位锁存器输出是0的情况，图4的与门输出为1，参考电阻Res2才会被接入电路。

因为低位锁存器的参考电阻一路含有与门，而与门会带来大概50ps的延迟，所以为了让参考电阻和待读取的racetrack memories同时被接入电路，与门的另一个输入是开启时间、关断时间均早于shut2的RE信号。

由于读出模块后级还有加法器模块，所以加法器模块对读出模块的输出有影响。各个读出模块位置不同，后级负载大小也不同，所以每个读出模块的参考电阻都不相同。根据仿真结果，读取1、2、3个racetrack memory数据的读出模块平均功耗分别约为1.1fJ、3.7fJ、3.7fJ。所以，当某一位上用了两个读2个racetrack memory的读出模块，就需要换成1个读1个racetrack memory的读出模块和1个读3个racetrack memory的读出模块。因为前者需要4个锁存器，消耗能量约3.7fJx2＝7.4fJ，而后者仅需要3个锁存器，消耗能量约1.1fJ+3.7fJ＝4.8fJ。所以，如图6所示的正确的划分读出模块的读取范围可以大大减少功耗。

加法器基于CMOS，并用wallace tree的方法优化，使得只需要14个加法周期就能完成计算。为了降低功耗，加法器的所有全加器、半加器模块用16个不同的使能信号触发，依次开启所有全加器、半加器单元。以减少前端wallace tree还未计算完成的时候后端的功耗。

Claims (6)

1.一种基于racetrack memory的乘法器，其特征在于包括：

racetrack memory条带；

与racetrack memory条带左右端相连的控制电路；

与racetrack memory条带输出端相连的读出模块；

与读出模块的输出端相连的加法器模块。

2.根据权利要求1所述的基于racetrack memory的乘法器，其特征在于所述的乘法器包括8个racetrack memory条带；每个racetrack memory条带含有19个racetrack memory，其中，右端的16个racetrack memory的其中8个存储着8位被乘数a[7:0]，每相邻的两位被乘数之间存着0；左端的其他3个racetrack memory分别存储1、0、1三个数。

3.根据权利要求1所述的基于racetrack memory的乘法器，其特征在于所述的读出模块共有三种，分别为用于读出1个racetrack memory内存储的数据的第一读出模块、用于读出2个racetrack memory内存储的数据和的第二读出模块、用于读出3个racetrack memory内存储的数据和的第三读出模块；所述的读出模块由1个或者2个锁存器组成，并且在锁存器下的两个输入端增加了两个NMOS管，两个NMOS管的栅极用开关信号‘shut’、‘shut2’触发，两个开关信号用于在读出相应位的结果的时间以外关断锁存器，以达到减少功耗的目的；

并且在第二读出模块和第三读出模块中，由于与门有50ps的延迟，所以用比‘shut2’信号延迟少50ps的信号‘RE’作为与门的另一个输入，以此平衡与门带来的延迟。

4.根据权利要求3所述的基于racetrack memory的乘法器，其特征在于所述的第一读出模块由1个锁存器组成；所述的第二读出模块和第三读出模块由2个锁存器组成，每个锁存器下方均添加了两个NMOS管，NMOS管的栅极以及锁存器的开关状态均由信号控制；读出模块的所有锁存器均有开启、关断与休眠三种状态；

对于第二读出模块和第三读出模块，其2个锁存器中，左边的锁存器用于读出存储器数据和的高位，右边的锁存器用于读出存储器数据和的低位；读出高位的锁存器先于低位锁存器工作。

5.一种如权利要求1所述的基于racetrack memory的乘法器的操作方法，其特征在于包括如下步骤：

1)将被乘数和辅助数1、0、1存储到racetrack memory条带中，每两个相邻的被乘数的数位间需存储0；

2)将乘数b[7:0]输入到racetrack memory条带右边的控制电路，若b[i]＝0，racetrack memory条带不移位，若b[i]＝1，racetrack memory条带移位；移位后，条带输出到读出模块的数据，即为中间结果；

3)读出模块读取racetrack memory条带上对应的值，即中间结果；读取1个racetrackmemory内数据的读出模块输出为1位，读取2、3个racetrack memory内数据和的读出模块输出为2位数；

4)读出模块的输出作为加法器的输入，加法器计算出乘法的最终结果。

6.如权利要求5所述的基于racetrack memory的乘法器的操作方法，其特征在于所述的步骤2)具体为：

当乘数的某一位b[i]＝0，racetrack memory条带内的数据不移位；当b[i]＝1，racetrack memory条带内数据移位，racetrack memory条带输出到读出模块的数据，即为中间结果，变为a[7:0]；

racetrack memory条带左右边分别有一个控制电路，其中左边的控制电路由Vss、ctrlL两个信号触发，右边的控制电路由b[i]和ctrlR两个信号触发；ctrlL与ctrlR是racetrack memory条带上锁存器的两个输出；当条带位于初始状态的时候，ctrlL＝0，ctrlR＝1；b[i]为某一位乘数，当b[i]和ctriR同时为1的时候，条带右端电压被拉到Vss，当ctrlL为0的时候，条带左端电压又被拉到Vdd，此时满足移位条件，条带的数据右移；右移一位后，ctrlL＝1，ctrlR＝0，此时条带左端电压约为Vdd/2，右端电压也为Vdd/2，所以不再满足移位条件，故条带的数据向右移动一位后即自动停下；如果b[i]＝0，条带左端电压为Vdd，右端电压为Vdd/2，此时条带通过的电流不满足移位条件，条带数据不移位。