CN100465875C - 逻辑运算电路、逻辑运算装置和逻辑运算方法 - Google Patents

Abstract

提供一种可以用非易失性存储元件，存储数据和进行高可靠性并且高速的数据逻辑运算的逻辑运算电路等。以让用于负载的强电介质电容器(Cs′)的残留极化状态(s′)与用于存储的强电介质电容器(Cs)的残留极化状态(s)相反的方式，积极变更强电介质电容器(Cs′)的残留极化状态。在运算动作中，当基准电位c＝0时，即便将第二被运算数据x＝1赋予残留极化状态s(第一被运算数据)＝0的强电介质电容器(Cs)，强电介质电容器(Cs)也不发生极化反相。即便进行s＝0、x＝1以外的组合，强电介质电容器(Cs)也不发生极化反相。又，当将x＝1赋予s＝0的强电介质电容器(Cs)时耦合节点表示的电位VA＝VA(0)，与当将x＝1赋予s＝1的强电介质电容器(Cs)时耦合节点表示的电位VA＝VA(1)之差大。

Description

逻辑运算电路、逻辑运算装置和逻辑运算方法

关联专利申请的参照

包含日本专利申请2003年第二9165号(2003年2月6日申请)的说明书、权利要求书、附图和摘要的全部揭示内容，通过参照该全部揭示内容，与本专利申请合为一体。

技术领域

本发明涉及逻辑运算电路、逻辑运算装置和逻辑运算方法，特别是涉及用强电介质电容器等的非易失性存储元件的逻辑运算电路、逻辑运算装置和逻辑运算方法。

背景技术

作为用强电介质电容器的电路，非易失性存储器是众所周知的。通过用强电介质电容器，能够实现在低电压可以写入的非易失性存储器(例如，请参照专利第二674775号的第三图。)。

但是，在已有那样的电路中，即便能够存储数据，也不能够进行数据的逻辑运算。

发明内容

本发明的目的在于提供解除用这种已有的强电介质电容器的电路的问题，能够用强电介质电容器等的非易失性存储元件，进行数据存储和数据的逻辑运算的逻辑运算电路、逻辑运算装置和逻辑运算方法。进一步，本发明的目的在于提供一种能够进行可靠性高并且高速的运算动作的逻辑运算电路、逻辑运算装置和逻辑运算方法。

依据本发明的逻辑运算电路，包括：用于存储的强电介质电容器，其具有第一以及第二端子，保持与第一被运算数据对应的极化状态；用于负载的强电介质电容器，其具有第三端子和第四端子，该第三端子与用于存储的强电介质电容器的第一端子连接，保持作为与第一被运算数据对应的极化状态的具有与用于存储的强电介质电容器的极化状态实质上为互补关系的极化状态；和运算结果输出单元，其根据用于存储的强电介质电容器的第一端子和用于负载的强电介质电容器的第三端子之间的耦合节点电位，输出关于给定逻辑算子的第一和第二被运算数据的逻辑运算结果，并与耦合节点连接，耦合节点电位通过将用于负载的强电介质电容器的第四端子与给定基准电位连接，并且将第二被运算数据赋予用于存储的强电介质电容器的第二端子而得到。

依据本发明的逻辑运算电路，包括：非易失性存储元件，其具有第一和第二端子，保持与作为二进制数据的第一被运算数据s对应的非易失性状态；非易失性负载元件，其具有第三端子和第四端子，该第三端子与非易失性存储元件的第一端子连接，保持与第一被运算数据s的取反数据/s对应的非易失性状态；和运算结果输出单元，其根据非易失性存储元件和非易失性负载元件双方的状态，将关于与基准电位对应的给定逻辑算子的第一和第二被运算数据s和x的逻辑运算结果作为二进制数据的运算结果数据z进行输出，非易失性存储元件和非易失性负载元件双方的状态通过将非易失性负载元件的第四端子维持在从具有互补关系的2个基准电位选出的任意1个基准电位的状态下，在将非易失性存储元件的第一端子和非易失性负载元件的第三端子之间的耦合节点预充电到基准电位后，将二进制数据的第二被运算数据x赋予非易失性存储元件的第二端子而得到；运算结果数据z，当令与具有互补关系的2个基准电位对应的二进制数据为c和/c时，实质上满足下式，

z＝/c AND x AND/s OR c AND(x OR/s)。

依据本发明的逻辑运算电路，包括：非易失性存储元件，其保持与第一被运算数据对应的非易失性状态；非易失性负载元件，其在耦合节点中与非易失性存储元件连接，保持根据第一被运算数据不同的状态变化率的非易失性状态；和运算结果输出单元，其根据通过将第二被运算数据赋予非易失性存储元件而得到的该非易失性存储元件和非易失性负载元件双方的状态变化量，输出关于给定逻辑算子的第一和第二被运算数据的逻辑运算结果。

依据本发明的逻辑运算方法，进行关于给定逻辑算子的第一和第二被运算数据的逻辑运算，其特征在于，包括：写入步骤，准备非易失性存储元件和非易失性负载元件，该非易失性存储元件具有第一和第二端子，保持与第一被运算数据对应的非易失性状态，该非易失性负载元件具有第三端子和第四端子，该第三端子在耦合节点中与非易失性存储元件的第一端子连接，保持根据第一被运算数据不同的状态变化率的非易失性状态；和读出步骤，根据通过使非易失性负载元件的第四端子与给定基准电位连接并且将第二被运算数据赋予非易失性存储元件的第二端子而得到的该非易失性存储元件和非易失性负载元件双方的状态变化量，进行逻辑运算。

如上所述能够广泛地显示本发明的特征，但是它的构成和内容，与目的和特征一起，在考虑附图的基础上，通过下面的揭示能够变得更加明确。

附图说明

图1是表示根据本发明一实施方式的逻辑运算电路1的电路图。

图2是表示逻辑运算电路1的动作的时序图的一例。

图3A、图3B分别是用于说明逻辑运算电路1的数据写入动作(WO)、待机状态(Standby)的电路图。

图4A、图4B分别是用于说明逻辑运算装置1的数据写入动作的滞后曲线图、状态迁移图。

图5A～图5C是用于说明逻辑运算装置1的数据读出动作(RO)的电路图。

图6A、图6B分别是用于说明在与逻辑算子对应的基准电位c＝0的情形中逻辑运算装置1的数据读出动作的滞后曲线图、真值表。

图7A、图7B分别是用于说明在与逻辑算子对应的基准电位c＝1的情形中逻辑运算装置1的数据读出动作的滞后曲线图、真值表。

图8A、图8B分别是逻辑运算装置1的等效电路、符号图。

图9是表示根据本发明另一实施方式的逻辑运算电路21的电路图。

图10是将逻辑运算电路21用作利用数据写入动作进行逻辑运算的电路时的时序图。

图11A、图11C分别是在图10的例子中，在s初始化动作中令s＝1时逻辑运算电路21的等效电路、符号图。图11B、图11D分别是在s初始化动作中令s＝0时逻辑运算电路21的等效电路、符号图。

图12是将逻辑运算电路21用作利用数据写入动作进行逻辑运算的电路时的时序图。

图13A、图13C分别是在图12的例子中，令基准电位c＝0时逻辑运算电路21的等效电路、符号图。图13B、图13D分别是在图12的例子中，令基准电位c＝1时逻辑运算电路21的等效电路、符号图。

图14是将逻辑运算电路21用作利用数据读出动作进行逻辑运算的电路时的时序图的另一例。

图15A、15B、图15C分别是表示在图14的例子中，当初始化动作(Init.)、运算动作(Op.)、复原动作(Res.)时的强电介质电容器Cs和强电介质电容器Cs′的极化状态的图。

图16A是表示根据本发明的又一实施方式的逻辑运算电路31的电路图。图16B是用符号表示逻辑运算电路31的图。

图17是表示逻辑运算电路31的动作的时序图的一例。

图18A、图18B、图18C分别是用于说明逻辑运算电路31的数据写入动作(WO)、数据读出动作中的初始化动作(RO、Init.)、数据读出动作中的运算动作(RO、Op.)的电路图。

图19A、图19B分别是用于说明逻辑运算电路31的数据读出动作中的复原动作(RO、Res.)、待机状态(Standby)的电路图。

图20是表示作为利用逻辑运算电路31的逻辑运算装置的相联存储器(Content Addressable Memory)41的框图。

图21是用与逻辑运算电路31同样的逻辑运算电路53，55，......实现字电路46时的电路图。

图22A是将一对逻辑运算电路53，55作为构成要素的CAM单元(Content Addressable Memory Cell(相联存储器单元))51的电路图。图22B是将CAM单元51作为逻辑电路表现出来的图。

图23是表示CAM单元51的动作的时序图。

图24是表示作为利用上述逻辑运算电路31的逻辑运算装置的相联存储器61的框图。

图25是用与逻辑运算电路31同样的逻辑运算电路73，75，......实现字电路66时的电路图。

图26A是将一对逻辑运算电路73，75作为构成要素的CAM单元71的电路图。图26B是将CAM单元71作为逻辑电路表现出来的图。

图27是表示CAM单元71的动作的时序图。

图28A是表示根据本发明的又一实施方式的逻辑运算电路81的电路图。图28B是逻辑运算电路81的符号图。

图29是表示逻辑运算电路81的动作时序图的一例。

图30A、图30B分别是用于说明逻辑运算电路81的复位动作(Reset)、数据写入动作(WO)的电路图。

图31A、图31B是用于说明逻辑运算电路81的数据读出动作(RO)的电路图。

图32是表示用多个逻辑运算电路的流水线逻辑运算装置一例的框图。

图33是表示流水线逻辑运算装置91的动作时序图的一例。

图34是表示将图32所示的流水线逻辑运算装置作为全加法器具体化时的构成框图。

图35是用逻辑电路实现全加法器101的等效电路图。

图36是表示将多个图34所示的全加法器101用作要素运算装置的流水线乘法器(Pipelined multiplier)的一例的框图。

图37是表示加法单元119的构成框图。

图38是表示利用图28A所示的逻辑运算电路81的串并联型流水线乘法器的构成一例的框图。

图39是用于说明流水线乘法器141的动作的图。

图40是表示流水线乘法器141的第二水平运算单元141b的构成的框图。

图41是表示第二水平运算单元141b的构成的逻辑电路图。

图42A是表示利用常电介质电容器的非易失性负载元件的一例的电路图。图42B是用于说明用负载元件121作为非易失性负载元件时逻辑运算电路31的数据读出动作的滞后曲线图。

图43A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL2时的数据读出动作(RO)时负载元件121的等效电路的图。图43B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL2时的数据读出动作(RO)时负载元件121的等效电路的图。

图44A是表示利用常电介质电容器的非易失性负载元件的其它例子的电路图。图44B是用于说明用负载元件131作为非易失性负载元件时逻辑运算电路31的数据读出动作的滞后曲线图。

图45A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL2时的数据读出动作(RO)时负载元件131的等效电路的图。图45B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL2时的数据读出动作(RO)时负载元件131的等效电路的图。

图46A是表示利用常电介质电容器的非易失性存储元件的一例的电路图。图46B是用于说明用存储元件151作为非易失性存储元件时逻辑运算电路31的数据读出动作的图。

图47A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL1时的数据读出动作(RO)时存储元件151的等效电路的图。图47B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL1时的数据读出动作(RO)时存储元件151的等效电路的图。

图48A是表示利用常电介质电容器的非易失性存储元件的其它例子的电路图。图48B是用于说明用存储元件161作为非易失性存储元件时逻辑运算电路31的数据读出动作的图。

图49A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL1时的数据读出动作(RO)时存储元件161的等效电路的图。图49B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL1时的数据读出动作(RO)时存储元件161的等效电路的图。

具体实施方式

图1是表示根据本发明一实施方式的逻辑运算电路1的电路图。逻辑运算电路1备有作为用于存储的强电介质电容器(非易失性存储元件)的强电介质电容器Cs、作为用于负载的强电介质电容器(非易失性负载元件)的强电介质电容器Cs′、作为用于输出的晶体管(运算结果输出单元)的晶体管MP、和晶体管M1、M2、Mw。

强电介质电容器Cs和Cs′，备有实质上相同的经历特性，具有呈现互补的残留极化状态的构成。晶体管M1、M2、Mw都是N沟道MOSFET(金属·氧化物·半导体型场效应晶体管)

强电介质电容器Cs的第一端子3，在耦合节点11，与强电介质电容器Cs′的第三端子7连接，第二端子5与位线BL1连接。强电介质电容器Cs′的第四端子9与位线BL2连接。

耦合节点11与晶体管MP的栅极端子连接。耦合节点11又经过晶体管Mw与位线BLw连接。写入用控制线WL与晶体管Mw的栅极端子连接。

耦合节点11，经过晶体管M1、M2，分别与位线BL1、BL2连接。晶体管M1、M2的栅极端子都与读出用的控制线RL连接。将输入信号Z1给予晶体管MP的输入端子。令晶体管MP的输出信号为Z2。

在数据写入动作(WO)中，将第三被运算数据y1给予位线BLw，将第四被运算数据y2给予位线BL1和BL2。在数据读出动作(RO)中，将与预定的逻辑算子对应的基准电位c给予位线BL1和BL2，将第二运算数据x给予位线BL1。

下面，我们说明图1所示的逻辑运算电路1的动作。图2是表示逻辑运算电路1的动作的时序图的一例。图3A、图3B分别是用于说明逻辑运算电路1的数据写入动作(WO)、待机状态(Standby)的电路图。图4A、图4B分别是用于说明逻辑运算装置1的数据写入动作的滞后曲线图、状态迁移图。

图5A～图5C是用于说明逻辑运算装置1的数据读出动作(RO)的电路图。图6A、图6B分别是用于说明在与逻辑算子对应的基准电位c＝0的情形中逻辑运算装置1的数据读出动作的滞后曲线图、真值表。

图7A、图7B分别是用于说明在与逻辑算子对应的基准电位c＝1的情形中逻辑运算装置1的数据读出动作的滞后曲线图、真值表。图8A、图8B分别是逻辑运算装置1的等效电路、符号图。

如图2所示，在数据写入动作(WO)中，分别将“1”(即，作为第二基准电位的电源电压Vdd)、“0”(即，作为第一基准电位的接地电位GND)给予控制线WL、RL。又，将第三被运算数据y1给予位线BLw，将第四被运算数据y2给予位线BL1和BL2。在本实施方式中，y1＝1、y2＝0。

如图3A所示，在数据写入动作(WO)中，分别使晶体管Mw、M1、M2成为ON(导通)、OFF(截止)、OFF。所以，将y1＝1赋予耦合节点11，将y2＝0赋予强电介质电容器Cs的第二端子5和强电介质电容器Cs′的第四端子9。

如图3B所示，在以后的待机状态(Standby)中，分别使晶体管Mw、M1、M2成为OFF、ON、ON。所以，耦合节点11、强电介质电容器Cs的第二端子5和强电介质电容器Cs′的第四端子9成为同一电位。因此，当从数据写入动作移动到待机状态时，如图4A所示，强电介质电容器Cs的极化状态成为由s＝0表示的残留极化状态。

此外，与此相反，在数据写入动作中，当给予第三被运算数据y1＝0、第四被运算数据y2＝1时，强电介质电容器Cs的极化状态，在以后的待机状态(Standby)中成为由s＝1表示的残留极化状态。

通过数据写入动作，强电介质电容器Cs的残留极化状态s如图4B那样进行迁移。即，在数据写入动作前的强电介质电容器Cs的残留极化状态为s＝1的情形中，当第三被运算数据y1和第四被运算数据y2为(y1，y2)＝(0，0)、(0，1)或(1，1)时，强电介质电容器Cs的残留极化状态保持s＝1不变，但是当(y1，y2)＝(1，0)时，由于数据写入动作强电介质电容器Cs的残留极化状态变化到s＝0。

另一方面，在数据写入动作前的强电介质电容器Cs的残留极化状态s＝0的情形中，当第三被运算数据y1和第四被运算数据y2为(y1，y2)＝(0，0)、(1，0)或(1，1)时，强电介质电容器Cs的残留极化状态保持s＝0不变，但是当(y1，y2)＝(0，1)时，由于数据写入动作强电介质电容器Cs的残留极化状态变化到s＝1。

当在紧接数据写入动作之前的强电介质电容器Cs的残留极化状态为sb时，强电介质电容器Cs的残留极化状态s(第一被运算数据)能够由下列公式表示。

S＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)

这样，能够利用到强电介质电容器Cs的数据写入动作进行逻辑运算。此外，强电介质电容器Cs′的残留极化状态s′成为与强电介质电容器Cs的残留极化状态s相反的残留极化状态(具有互补关系的极化状态)。

回到图2，接着数据写入动作(WO)进行数据读出动作(RO)。数据读出动作(RO)顺序地进行初始化动作(Init.)、运算动作(Op.)、和复原动作(Res.)。

如图2所示，在初始化动作(Init.)中，分别将“0”、“1”给予控制线WL、RL。又，将与预定的逻辑算子对应的基准电位c给予位线BL1、BL2。在本实施方式中，c＝0。

如图5A所示，在初始化动作(Init.)中，分别使晶体管Mw、M1、M2成为OFF、ON、ON。所以，都将c＝0赋予耦合节点11、强电介质电容器Cs的第二端子5和强电介质电容器Cs′的第四端子9。

通过初始化动作，能够不改变强电介质电容器Cs和强电介质电容器Cs′的残留极化状态s和s′，将耦合节点11预充电到与预定的逻辑算子对应的基准电位c。

在接着进行的运算动作(Op.)中，如图2所示，分别将“0”、“0”给予控制线WL、RL。又，分别将第二被运算数据x、上述基准电位c给予位线BL1、BL2。在本实施方式中，x＝1、c＝0。

如图5B所示，在运算动作(Op.)中，使晶体管Mw、M1、M2全都成为OFF。所以，分别将x＝1、c＝0赋予强电介质电容器Cs的第二端子5和强电介质电容器Cs′的第四端子9。

如上所述，因为强电介质电容器Cs处于由s＝0表示的极化状态，所以强电介质电容器Cs′处于由s′＝1表示的极化状态。如果根据图解法，这时，如图6A所示，在运算动作(Op.)中，在耦合节点11上产生的电位VA＝VA(0)。因为电位VA(0)比晶体管MP的阈值电压Vth大，所以晶体管MP成为ON。即，如图2所示，晶体管MP的输出信号Z2＝Z1。

此外，与此相反，当数据写入动作中强电介质电容器Cs的残留极化状态为s＝1时，如图6A所示，在运算动作(Op.)中，在耦合节点11中产生的电位VA＝VA(1)。因为电位VA(1)比晶体管MP的阈值电压Vth小，所以晶体管MP成为OFF。即，晶体管MP的输出信号Z2＝NC(非连接状态)。

又，在数据读出动作中令第二被运算数据x＝0时，与强电介质电容器Cs的残留极化状态如何无关，晶体管MP成为OFF。所以，如果将基准电压c＝0时的运算动作(Op.)的结果汇集在真值表中，则如图6B所示。

另一方面，当基准电压c＝1时，在运算动作(Op.)中从图7A用图解法能够求得在耦合节点11产生的电位VA。如果将这时的运算动作(Op.)的结果汇集在真值表中，则如图7B所示。

如果使晶体管MP的ON、OFF与z＝1、z＝0对应，则晶体管MP的ON、OFF能够由下列公式表示。

z＝/c AND x AND/s OR c AND(x OR/s)

这样一来，能够利用来自强电介质电容器Cs的数据读出动作进行逻辑运算。

这样，该逻辑运算电路1能够非易失性地将数据存储在强电介质电容器Cs中，并且利用数据写入动作(WO)和数据读出动作(RO)进行逻辑运算。如果用等效逻辑电路表示逻辑运算电路1，则成为图8A那样。在图8A的等效逻辑电路中，13是利用数据写入动作(WO)的逻辑运算单元，15是利用数据读出动作(RO)的逻辑运算单元。此外，如果用符号表示逻辑运算电路1，则成为图8B那样。

又，在逻辑运算电路1中，如上所述，作为用于负载的元件，用具有与用于存储的强电介质电容器Cs大致相同的经历特性的强电介质电容器Cs′。而且，以让用于负载的强电介质电容器Cs′的残留极化状态与用于存储的强电介质电容器Cs的残留极化状态相反的方式，积极地变更用于负载的强电介质电容器Cs′的残留极化状态。

结果，当在运算动作(Op.)中令基准电位c＝0时，如图6A所示，即便将第二被运算数据x＝1赋予残留极化状态s＝0的用于存储的强电介质电容器Cs，强电介质电容器Cs也不发生极化反相。当然，在残留极化状态s＝0、第二被运算数据x＝1以外的组合中，强电介质电容器Cs也不发生极化反相。

当在运算动作(Op.)中令基准电位c＝1时，如图7A所示，用于存储的强电介质电容器Cs也不发生极化反相。同样，用于负载的强电介质电容器Cs′也不发生极化反相。即，在逻辑运算电路1中，可以进行非破坏读出。

又，当在运算动作(Op.)中令基准电位c＝0时，如图6A所示，当将第二被运算数据x＝1赋予残留极化状态s＝0的用于存储的强电介质电容器Cs时耦合节点11表示的电位VA＝VA(0)、和当将第二被运算数据x＝1赋予残留极化状态s＝1的用于存储的强电介质电容器Cs时耦合节点11表示的电位VA＝VA(1)之差变得极大。

同样，当在运算动作(Op.)中令基准电位c＝1时，如图7A所示，当将第二被运算数据x＝0赋予残留极化状态s＝0的用于存储的强电介质电容器Cs时耦合节点11表示的电位VA＝VA(0)、和当将第二被运算数据x＝0赋予残留极化状态s＝1的用于存储的强电介质电容器Cs时耦合节点11表示的电位VA＝VA(1)之差也变得极大。即，我们看到在数据读出动作中的读出余量变得极大。

回到图2，在接着运算动作(Op.)进行的复原动作(Res.)中，与运算动作的情形相同，分别将“0”、“0”给予控制线WL、RL。又，与运算动作的情形相反，分别将基准电位c＝0、第二被运算数据x＝1给予位线BL1、BL2。

如图5C所示，在复原动作(Res.)中，与运算动作的情形相同，使晶体管Mw、M1、M2都成为OFF。所以，与运算动作的情形相反，分别将c＝0、x＝1赋予强电介质电容器Cs的第二端子5和强电介质电容器Cs′的第四端子9。

如上所述，强电介质电容器Cs和强电介质电容器Cs′都具有在运算动作中不发生极化反相的构成。但是，到不发生极化反相，也存在着由于运算动作在强电介质电容器Cs和强电介质电容器Cs′的经历特性中发生畸变的可能性。

为了纠正该畸变，在复原动作中，将与运算动作的情形反方向的电压赋予串联连接强电介质电容器Cs和强电介质电容器Cs′构成的合成强电介质电容器。

下面，图9表示根据本发明另一实施方式的逻辑运算电路21的电路图。逻辑运算电路21具有在上述逻辑运算电路1中附加晶体管M3、M4的构成。

晶体管MP的输入端子，经过晶体管M3与作为第一基准电位的接地电位GND连接。晶体管MP的输出端子与输出线ML连接。输出线ML，经过晶体管M4与作为第二基准电位的电源电位Vdd连接。晶体管M3、M4的栅极端子与预置线PRE连接。

晶体管M3是N沟道MOSFET(金属·氧化物·半导体型场效应晶体管)，晶体管M4是P沟道MOSFET(金属·氧化物·半导体型场效应晶体管)。

图10是将逻辑运算电路21用作利用数据写入动作进行逻辑运算的电路时的时序图。一面参照图10，一面说明用逻辑运算电路21进行写入逻辑运算时的动作。当写入逻辑运算时，如图10所示，以数据写入动作

(WO)、数据读出动作(RO)的顺序实施数据写入动作(WO)、数据读出动作(RO)。

在数据写入动作(WO)中，以s初始化动作(Write s＝1)、写入运算动作(WOp.)的顺序实施s初始化动作(Write s＝1)、写入运算动作(WOp.)。首先，在s初始化动作(Write s＝1)中，分别将“1”、“0”给予控制线WL，RL。又，将“0”给予位线BLw，将“1”给予位线BL1、BL2。

因此，将强电介质电容器Cs的残留极化状态初始化到s＝1。当然，将强电介质电容器Cs′的残留极化状态初始化到s′＝0。通过s初始化动作，能够决定下面进行的写入运算动作(WOp.)中的逻辑算子。

在接着s初始化动作(Write s＝1)进行的写入运算动作(WOp.)中，分别将“1”、“0”给予控制线WL，RL。又，将作为第三被运算数据的y1给予位线BLw，将作为第四被运算数据的y2给予位线BL1、BL2。这里，成为y1＝0、y2＝0。在该动作中，更新强电介质电容器Cs的残留极化状态s和强电介质电容器Cs′的残留极化状态s′。

即，通过数据写入动作(WO)，进行下列公式的运算，并且存储运算结果。

s＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)

在图10的例子中，通过s初始化动作(Write s＝1)使sb＝1，所以上列公式变成如下的样子。

s＝/y1 OR y2

在接着进行的数据读出动作(RO)中，以初始化动作(Init.)、运算动作(Op.)的顺序实施初始化动作(Init.)、运算动作(Op.)。在初始化动作(Init.)中，分别将“0”、“1”给予控制线WL，RL。又，将基准电位c＝0给予位线BL1、BL2。

通过该动作，能够不改变强电介质电容器Cs和强电介质电容器Cs′的残留极化状态s和s′，将耦合节点11预充电到与预定的逻辑算子对应的基准电位c。

在接着初始化动作(Init.)进行的运算动作(Op.)中，如图10所示，分别将“0”、“0”给予控制线WL，RL。又，分别将x＝1、c＝0给予位线BL1、BL2。在该动作中按照在耦合节点11中生成的电位，晶体管MP成为ON或OFF。

如果使晶体管MP的ON、OFF与z＝1、z＝0对应，则晶体管MP的ON、OFF能够用下列公式表示。

z＝/c AND x AND/s OR c AND(x OR/s)

在图10的例子中，因为根据初始化动作(Init.)和运算动作(Op.)使x＝1、c＝0，所以上列公式变成如下的样子。

z＝/s

如果将上述的数据写入动作(WO)的运算内容代入到上列公式，则结果，在图10的例子中，进行下列公式的运算。

z＝/(/y1 OR y2)＝y1 AND/y2

图11A、图11C分别是在图10的例子中的逻辑运算电路21的等效电路、符号图。

另一方面，在s初始化动作中如令s＝0，则能够进行下列公式的运算。

z＝y1 OR/y2

图11B、图11D分别是在s初始化动作中令s＝0时逻辑运算电路21的等效电路、符号图。这样一来，能够利用到强电介质电容器Cs的数据写入动作进行所要的逻辑运算。

此外，在运算动作(Op.)中，如图10所示，因为将“1”给予预置线PRE，所以输出线ML的电位，与z＝1、z＝0对应，分别成为“L”、“H”电平。又，在运算动作(Op.)以外的动作中，因为将0给予预置线PRE，所以输出线ML的电位成为“H”电平(晶体管MP处于OFF状态)。

下面，图12是将逻辑运算电路21用作利用数据写入动作进行逻辑运算的电路时的时序图。一面参照图12，一面说明用逻辑运算电路21进行读出逻辑运算时的动作。当进行读出逻辑运算时，如图12所示，接着数据写入动作(WO)实施数据读出动作(RO)。

首先，在数据写入动作(WO)中，分别将“1”、“0”给予控制线WL，RL。又，将y1＝/y给予位线BLw，将y2＝y给予位线BL1、BL2。

在该动作中，更新强电介质电容器Cs的残留极化状态s和强电介质电容器Cs′的残留极化状态s′。即，通过数据写入动作(WO)，进行下列公式的运算，并且存储运算结果。

s＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)

在图12的例子中，因为令y1＝y、y2＝y，所以上列公式变成如下的样子。

s＝y

即，在数据写入动作(WO)中，存储y作为第一被运算数据s。

在接着进行的数据读出动作(RO)中，以初始化动作(Init.)、运算动作(Op.)的顺序实施初始化动作(Init.)、运算动作(Op.)。在初始化动作(Init.)中，分别将“0”、“1”给予控制线WL，RL。又，将基准电位c给予位线BL1、BL2。

通过该动作，能够不改变强电介质电容器Cs和强电介质电容器Cs′的残留极化状态s和s′，将耦合节点11预充电到与预定的逻辑算子对应的基准电位c。

在接着初始化动作(Init.)进行的运算动作(Op.)中，如图12所示，分别将“0”、“0”给予控制线WL、RL。又，分别将第二被运算数据x、基准电位c给予位线BL1、BL2。在该动作中按照在耦合节点11产生的电位，晶体管MP成为ON或OFF。

如果使晶体管MP的ON、OFF与z＝1、z＝0对应，则晶体管MP的ON、OFF能够用下列公式表示。

z＝/c AND x AND/s OR c AND(x OR/s)

如果将上述的数据写入动作(WO)的运算内容代入到上列公式，则结果，在图12的例子中，进行下列公式的运算。

z＝/c AND x AND/y OR c AND(x OR/y)

图13A、图13C分别是在图12的例子中，令基准电位c＝0时逻辑运算电路21的等效电路、符号图。另一方面，图13B、图13D分别是在图12的例子中，令基准电位c＝1时逻辑运算电路21的等效电路、符号图。这样一来，能够利用到强电介质电容器Cs的数据读出动作进行所要的逻辑运算。

此外，在运算动作(Op.)中，如图12所示，因为将“1”给予预置线PRE，所以输出线ML的电位，与z＝1、z＝0对应，分别成为“L”、“H”电平。又，在运算动作(Op.)以外的动作中，因为将“0”给予预置线PRE，所以输出线ML的电位成为“H”电平(晶体管MP处于OFF状态)。

图14也是将逻辑运算电路21用作利用数据读出动作进行逻辑运算的电路时的时序图。用逻辑运算电路21进行读出逻辑运算这点与图12的例子相同。但是在图14的例子中，在数据读出动作(RO)的最后进行复原动作(Res.)这点与图12的例子不同。

如图14所示，在接着运算动作(Op.)进行的复原动作(Res.)中，与运算动作的情形相同，分别将“0”、“0”给予控制线WL、RL。另一方面，与运算动作的情形相反，分别将基准电位c、第二被运算数据x给予位线BL1、BL2。

图15A、15B、图15C分别是表示在图14的例子中，当初始化动作(Init.)、运算动作(Op.)、复原动作(Res.)时的强电介质电容器Cs和强电介质电容器Cs′的极化状态的图。

一面参照图15A、15B、图15C，一面着眼于强电介质电容器Cs，说明其极化状态。在图15A表示的初始化动作(Init.)中呈现由P2表示的极化状态(残留极化状态)的强电介质电容器Cs由于图15B表示的运算动作(Op.)成为由P5表示的极化状态。

在由P5表示的极化状态中在强电介质电容器Cs中不产生极化反相，但是稍稍从由P2表示的本来的残留极化状态偏向。所以，当原封不动地放置或重复同样的数据读出动作时，强电介质电容器Cs的经历特性变化，存在着会妨碍正确的数据读出的担心。

因此，在图14的例子中，通过实施图15C表示的复原动作(Res.)，强制地变动强电介质电容器Cs的极化状态，直到由P6表示的极化状态为止。通过该动作，能够纠正由运算动作(Op.)产生的强电介质电容器Cs的极化状态的偏向。

下面，图16A表示根据本发明的又一实施方式的逻辑运算电路31的电路图。逻辑运算电路31备有与图1所示的上述逻辑运算电路1相同的电路构成。

但是，在逻辑运算电路31中，在数据写入动作(WO)中，作为第三被运算数据将/y给予位线BLw，作为第四被运算数据将y给予位线BL1和BL2，所以，如果用符号表示逻辑运算电路31，则成为图16B的样子。

图17是表示逻辑运算电路31的动作的时序图的一例。该时序图，在表示逻辑运算电路1的动作的时序图(请参照图2)中，令第三被运算数据y1＝/y、第四被运算数据y2＝y。

所以，即便在图17的例子中，如果使晶体管MP的ON、OFF与z＝1、z＝0对应，则结果，晶体管MP的ON、OFF，与图12或图14的例子的情形相同，能够由下列公式表示。

z＝/c AND x AND/y OR c AND(x OR/y)

所以，如图17所示，通过令基准电位为c＝0、c＝1，在同一逻辑运算电路31中，可以实施下面所示的2类逻辑运算。

z＝x AND/y，z＝x OR/y

此外，图18A、图18B、图18C、图19A、图19B分别是用于说明逻辑运算电路31的数据写入动作(WO)、数据读出动作中的初始化动作(RO，Init.)、数据读出动作中的运算动作(RO，Op.)、数据读出动作中的复原动作(RO，Res.)、待机状态(Standby)的电路图。

因为这些说明各动作的电路图分别是在说明逻辑运算电路1的各动作的电路图(图3A、图5A～图5C、图3B)中，令第三被运算数据y1＝/y、第四被运算数据y2＝y的情况，所以省略对它们的说明。

通过串联和/或并联地配置多个上述的种种逻辑运算电路，能够实现进行所需要的逻辑运算的逻辑运算装置。

图20是表示作为利用上述逻辑运算电路31的逻辑运算装置的相联存储器(Content Addressable Memory)41的框图。相联存储器41具有作为检索一致装置起作用的构成，备有检索字保持单元43、字电路排列单元45、写入驱动单元47、输出电路单元49。

检索字保持单元43保持作为检索对象的检索字X。字电路排列单元45备有多个字电路46、……。写入驱动单元47进行将多个参照字Bi写入到字电路排列单元45中的动作。输出电路单元49根据字电路排列单元45的输出进行预定的处理。

图21是用与逻辑运算电路31同样的逻辑运算电路53，55，……实现字电路46时的电路图。图22A是将一对逻辑运算电路53，55作为构成要素的CAM单元(Content Addressable Memory Cell(相联存储器单元))51的电路图。1个CAM单元51进行1位的一致判断。

图23是表示CAM单元51的动作的时序图。在CAM单元51中，接着数据写入动作(WO)进行数据读出动作(RO)。此外，图23的第一列(左端)表示到CAM单元51的数据写入动作(WO)，第二列(从左数第二)表示经过位线BLj1a、BLj1b、BLj2a、BLj2b传送写入到构成下一行字电路的同列的CAM单元的数据。

构成图22A所示的CAM单元51的逻辑运算电路53中的位线BLj2a、BLj2b、BLj1b与图16所示的逻辑运算电路31中的位线BL1、BL2、BLw对应。又，构成CAM单元51的逻辑运算电路55中的位线BLj1a、BLj1b、BLj2a与逻辑运算电路31中的位线BL1、BL2、BLw对应。

所以，如果比较图23和图17的时序图，则我们看到CAM单元51的逻辑运算电路53和逻辑运算电路55，分别，实施下面所示的逻辑运算。

zi31u＝x31 OR bi31，zi31d＝/x31 OR/bi31

图22B是将CAM单元51作为逻辑电路表现出来的图。在上面的2个公式中当左式的zi31u成为“1”时，逻辑运算电路53的晶体管54成为ON，当右式的zi31d成为“1”时，逻辑运算电路55的晶体管56成为ON。

所以，当x31和bi31不同时，晶体管54、56双方成为ON，当x31和bi31相同时，晶体管54、56中某一方成为OFF。又，构成CAM单元51的晶体管54和晶体管56串联连接。

因此，如果参照图21，则CAM单元51的输出电位，当x31和bi31不同的时候成为“0”，当x31和bi31相同的时候成为“1”。即，能够将CAM单元51考虑为算出x31 EXNOR bi31(x31和bi31的“异或非”)的电路。

如图21所示，构成字电路46的其它CAM单元也具有与CAM单元51同样的构成，将这些CAM单元的输出全部并联连接起来。

所以，在字电路46中，只有当全部32位的检索字X和参照字Bi完全一致时，才有Zi(X，Bi)＝0，在除此以外的情形中，Zi(X，Bi)＝1。即，我们看到在字电路46中，根据下列公式，算出Zi(X，Bi)。

Zi(X，Bi)＝0 (X＝Bi)，1(X≠Bi)

这样，用图16所示的逻辑运算电路31，能够实现兼备存储功能和运算功能的检索一致装置。

下面，图24是表示作为利用上述逻辑运算电路31的逻辑运算装置的相联存储器(Content Addressable Memory)61的框图。相联存储器61具有作为大小比较装置起作用的构成，备有检索字保持单元63、字电路排列单元65、写入驱动单元67、输出电路单元69。

检索字保持单元63保持作为检索对象的检索字X。字电路排列单元65备有多个字电路66、……。写入驱动单元67进行将多个参照字Bi写入到字电路排列单元65中的动作。输出电路单元69根据字电路排列单元65的输出进行预定的处理。

图25是用与逻辑运算电路31同样的逻辑运算电路73，75，……实现字电路66时的电路图。图26A是将一对逻辑运算电路73，75作为构成要素的CAM单元(Content Addressable Memory Cell)71的电路图。

图27是表示CAM单元71的动作的时序图。在CAM单元71中，接着数据写入动作(WO)进行在数据读出动作(RO)。此外，图27的第一列(左端)表示到CAM单元71的数据写入动作(WO)，第二列(从左数第二)表示经过位线BLjc0a、BLjc0b、BLjc1a、BLjclb、BLjw传送写入到构成下一行字电路的同列的CAM单元的数据。

构成图26A所示的CAM单元71的逻辑运算电路73中的位线BLjc0a、BLjc0b、BLjw与图16所示的逻辑运算电路31中的位线BL1、BL2、BLw对应。又，构成CAM单元71的逻辑运算电路75中的位线BLjcla、BLjclb、BLjw与逻辑运算电路31中的位线BL1、BL2、BLw对应。

所以，如果比较图27和图17的时序图，则我们看到CAM单元71的逻辑运算电路73和逻辑运算电路75，分别，实施下面所示的逻辑运算。

zi31u＝x31 AND/bi31，zi31d＝x31 OR/bi31

图26B是表示CAM单元71作为逻辑电路的图。在上面的2个公式中当左式的zi31u成为“1”时，逻辑运算电路73的晶体管74成为ON，当右式的zi31d成为“1”时，逻辑运算电路75的晶体管76成为ON。

另一方面，x31 AND/bi31＝1意味着x31>bi31，x31 AND/bi31＝0意味着x31<bi31。又，x31 OR/bi31＝1意味着x31>＝bi31，x31 OR/bi31＝0意味着x31<bi31。

所以，当x31>bi31时，晶体管74成为ON，当x31<＝bi31时，晶体管74成为OFF。又，当x31>＝bi31时，晶体管76成为ON，当x31<bi31时，晶体管76成为OFF。

如图25所示，构成字电路66的其它CAM单元，除了最下位(图的右端)的CAM单元外，具有与CAM单元71相同的构成。最下位的CAM单元只由与CAM单元71的逻辑运算电路73相当的逻辑运算电路构成。

因此，如果参照图25，则我们看到字电路66具有，当构成检索字X的各位xj中至少1个着眼位xm的位值比与它对应的参照字Bi的位bim的位值大，并且，构成检索字X的位xj中比着眼位xm上位的各位xk的位值分别和与它们对应的参照字Bi的各位bik的位值相等时，生成检索字X比参照字Bi大的比较判断输出的构成。

即，在字电路66中，比较全部32位的检索字X和参照字Bi的大小，只有当检索字X比参照字Bi大时，Zi(X，Bi)＝1，在除此以外的情形中，Zi(X，Bi)＝0。即，我们看到在字电路66中，根据下列公式，算出Zi(X，Bi)。

Zi(X，Bi)＝1(X>Bi)，0(X<＝Bi)

但是，Zi(X，Bi)＝gn-1 OR gen-1AND(gn-2 OR gen-2 AND(gn-3OR…ge2 AND(g1 OR ge1 AND g0))…)。

即，Zi(X，Bi)＝gn-1 OR gen-1 AND gn-2 OR gen-1 AND gen-2  ANDgn-3 OR…ge2 AND ge1 AND g0。

这里，gj＝xj AND/bij，gej＝xj OR/bij，

这样，用图16所示的逻辑运算电路31，能够实现兼备存储功能和运算功能的大小比较装置。

下面，图28A表示根据本发明的又一实施方式的逻辑运算电路81的电路图。逻辑运算电路81是用于进行流水线处理的逻辑运算装置的逻辑运算电路的一例。

逻辑运算电路81备有在耦合节点11连接的用于存储的强电介质电容器Cs和用于负载的强电介质电容器Cs′、在耦合节点11与栅极端子连接的晶体管MP，进一步，在备有晶体管Mw、M3、M4这点上，与图9所示的逻辑运算电路21类似。

但是，代替逻辑运算电路21的晶体管M1、M2，备有晶体管M5、M6、M7、M8，进一步，在备有反相器83这点上，与逻辑运算电路21不同。

即，在逻辑运算电路81中，形成经过晶体管M7，将“1”给予强电介质电容器Cs的第二端子5，经过晶体管M8，将“0”给予强电介质电容器Cs′的第四端子9的构成。晶体管M7、M8的栅极端子分别与时钟线CLK1、CLK2连接。

形成经过晶体管Mw，将第三被运算数据y1给予耦合节点11，经过晶体管M6，将第四被运算数据y2给予强电介质电容器Cs′的第四端子9的构成。又，形成经过晶体管M5将强电介质电容器Cs′的第四端子9和强电介质电容器Cs的第二端子5连接起来的构成。

所以，经过晶体管M5和M6，将第四被运算数据y2给予强电介质电容器Cs的第二端子5。使晶体管Mw、M5的栅极端子一起与时钟线/CLK2连接，使晶体管M6的栅极端子与时钟线/CLK1连接。

使晶体管M3、M4的栅极端子均与时钟线CLK2连接。又，经过输出线ML、反相器83取出晶体管MP的输出信号。图28B是逻辑运算电路81的符号图。

下面，我们说明逻辑运算电路81的动作。图29是表示逻辑运算电路81的动作时序图的一例。图30A、图30B分别是用于说明逻辑运算电路81的复位动作(Reset)、数据写入动作(WO)的电路图。图31A、图31B是用于说明逻辑运算电路81的数据读出动作(RO)的电路图。

如图29所示，在逻辑运算电路81中，以复位动作(Reset)、数据写入动作(WO)、数据读出动作(RO)顺序实施1个循环的动作。

在复位动作(Reset)中，分别将“1”、“0”、“0”、“1”给予时钟线CLK1、/CLK1、CLK2、/CLK2。所以，如图30A所示，通过复位动作(Reset)，强电介质电容器Cs、强电介质电容器Cs′的残留极化状态，分别，成为s＝1、s′＝0。

如图29所示，在接着实施的数据写入动作(WO)中，分别将“0”、“1”、“0”、“1”给予时钟线CLK1、/CLK1、CLK2、/CLK2。

所以，如图30B所示，在数据写入动作(WO)中，更新强电介质电容器Cs的残留极化状态s和强电介质电容器Cs′的残留极化状态s′。即，通过数据写入动作(WO)，进行下列公式的运算，并且存储运算结果。

s＝/sb AND/y 1AND y2 OR sb AND(/y1 OR y2)

在本例中，因为通过复位动作(Reset)，使sb＝1，所以上列公式变成如下的样子。

s＝/y1 OR y2＝/(y1 AND/y2)

此外，强电介质电容器Cs′的新残留极化状态s′由下列公式表示。

s′＝y1 AND/y2

如图29所示，在接着进行的数据读出动作(RO)中，以初始化动作(Init.)、运算动作(Op.)的顺序实施初始化动作(Init.)、运算动作(Op.)。在初始化动作(Init.)中，分别将“0”、“1”、“0”、“1”给予时钟线CLK1、/CLK1、CLK2、/CLK2。又成为y1＝0、y2＝0。

如图31A所示，通过该动作，能够不改变强电介质电容器Cs和强电介质电容器Cs′的残留极化状态s和s′，使耦合节点11预充电到与预定的逻辑算子对应的基准电位c。在该例中，基准电位c＝0。

在接着初始化动作(Init.)进行的运算动作(Op.)中，如图29所示，分别将“1”、“0”、“1”、“0”给予时钟线CLK1、/CLK1、CLK2、/CLK2。

如图31B所示，分别将“1”、“0”赋予强电介质电容器Cs的第二端子5和强电介质电容器Cs′的第四端子9。即，第二被运算数据x、与预定逻辑算子对应的基准电位c，分别，成为x＝1、c＝0。在该动作中按照在耦合节点11产生的电位，晶体管MP成为ON或OFF。

如果使晶体管MP的ON、OFF与z＝1、z＝0对应，则晶体管MP的ON、OFF能够用下列公式表示。

z＝/c AND x AND/s OR c AND(x OR/s)

在本例中，因为如上述那样，x＝1、c＝0，所以上列公式成如下所示。

z＝/s

如果将上述的数据写入动作(WO)的运算内容代入到上列公式，则结果，在图28所示的逻辑运算电路81中，进行下列公式的运算。

z＝//(y1 AND/y2)＝y1 AND/y2

此外，在复位动作(Reset)中，如果令s＝0，则能够进行下列公式的运算。

z＝y1 OR/y2

图32是表示用多个逻辑运算电路的流水线逻辑运算装置的一例的框图。图32所示流水线逻辑运算装置91是将一连串的逻辑运算分割成多个阶段，顺次连续实施的流水线处理的装置。

在本例中，具有将逻辑运算分割成3个阶段进行的构成。串联连接用于分别实施第一阶段(Stage1)、第二阶段(Stage2)、第三阶段(Stage3)的运算的第一阶段运算单元93、第二阶段运算单元95、第三阶段运算单元97。

在本例中，各阶段运算单元93、95、97分别作为用许多上述逻辑运算电路81的功能通过门网络(FPGN：Functionl pass-gate network)来实现。

第一阶段运算单元93和第三阶段运算单元97均构成为根据时钟线CLK1和CLK2的信号进行动作，第二阶段运算单元95构成为根据时钟线CLK1和CLK3的信号进行动作。

图33是表示流水线逻辑运算装置91的动作时序图的一例。如图33所示，时钟线CLK3的信号是使时钟线CLK2的信号延迟1/2循环的信号。所以，以第一阶段(Stage1)、第二阶段(Stage2)、第三阶段(Stage3)的顺序，每次延迟1/2循环一个接一个地进行运算动作。

这样，例如如果用多个逻辑运算电路81实施流水线处理，则因为不需要用各个电路进行流水线处理需要的存储和运算，所以能够大幅度削减布线需要的空间。

图34是表示将图32所示的流水线逻辑运算装置作为全加法器具体化时的构成框图。图34所示的全加法器101是通过流水线处理进行带符号二进制数的加法的全加法器(Pipelined Signed-digit full adder(流水线处理的带符号数字的全加法器))。

全加法器101将带符号二进制数的加法分割成4个阶段，顺次连续地进行。将用于分别实施第一阶段、第二阶段、第三阶段、第四阶段运算的第一阶段运算单元101a、第二阶段运算单元101b、第三阶段运算单元101c、第四阶段运算单元101d串联连接起来。

在本例中，第一～第四阶段运算单元101a～101d，分别作为将上述逻辑运算电路81用作功能通过门(FP：Functionl pass-gate)的功能通过门网络(FPGN：Functionl pass-gate network)来实现。

第一阶段运算单元101a和第三阶段运算单元101c均构成为根据时钟线CLK1和CLK2的信号进行动作，第二阶段运算单元101b和第四阶段运算单元101d均构成为根据时钟线CLK1和CLK3的信号进行动作。

所以，在图34的全加法器101中，以第一阶段、第二阶段、第三阶段、第四阶段的顺序，每次延迟1/2循环一个接一个地进行加法动作。图35是用逻辑电路实现全加法器101的等效电路图。

如从图34和图35可以看到的那样，全加法器101的第一阶段运算单元101a，用2个逻辑运算电路81，算出与作为带符号二进制数的被加数(ai⁺，ai^-)和加数(bi⁺，bi^-)对应的2个二进制数(ai⁺ORai^-)和(bi⁺ORbi^-)并存储起来。

又，第一阶段运算单元101a，用另外2个逻辑运算电路81，根据被加数(ai⁺，ai^-)和加数(bi⁺，bi^-)，算出ki＝ai⁺ORbi⁺和在该位中的第一进位信息hi＝ai^-ORbi^-并存储起来。

第二阶段运算单元101b，用并联连接的一对逻辑运算电路81，算出与在前一阶段中存储的2个二进制数(ai⁺ OR ai^-)和(bi⁺ OR bi^-)的“异或”对应的1个二进制数li＝(ai⁺ OR ai^-)EXOR(bi⁺ OR bi^-)，作为第一加法结果，并存储起来。

又，第二阶段运算单元101b，取入在前一阶段中存储的ki和第一进位信息hi，用2个逻辑运算电路81存储起来。

第三阶段运算单元101c，用并联连接的另一对逻辑运算电路81，算出与在前一阶段中存储的第一加法结果li和来自前位的第一进位信息hi-1＝ai-1^- OR bi-1^-的“异或”对应的1个二进制数αi＝li EXOR hi-1，作为第二加法结果，并存储起来。

又，第三阶段运算单元101c，根据在前一阶段中存储的ki、第一加法结果li和来自前位的第一进位信息hi-1，用2个逻辑运算电路81，算出该位中的第二进位信息βi＝/li AND ki OR li AND/hi-1，并存储起来。

第四阶段运算单元101d，根据在前一阶段中存储的第二加法结果αi和来自前位的第二进位信息βi-1＝/li-1 AND ki-1 OR li-1 AND/hi-2，用2个逻辑运算电路81，根据下列公式算出作为该逻辑运算装置101的加法结果的带符号二进制数(si⁺，si^-)。

si⁺＝/αi AND βi-1，si^-＝αi AND/βi-1

此外，假定带符号二进制数(ai⁺，ai^-)取(1，0)、(0，0)、(0，1)中的某个值，分别与1、0、-1对应。即，也能够定义带符号二进制数(ai⁺，ai^-)＝ai⁺-ai^-。其它的带符号二进制数也是同样的。

图35表示的逻辑运算装置101的大致右半部分与加法结果运算单元对应，大致左半部分与进位信息运算单元相当。

图36是表示将多个图34所示的全加法器101用作要素运算装置的流水线乘法器(Pipelined multiplier)一例的框图。图36所示的乘法器111是将乘法分割成多个水平顺次连续地实施的流水线乘法处理的装置。在本例中，乘法器111具有进行54×54位的二进制数的乘法的构成。

乘法器111备有部分积生成单元112和加法单元117。部分积生成单元112备有布斯编码器(Booth encoder)113和部分积生成器115，生成与被乘数和乘数的部分积对应的带符号部分积。

即，部分积生成单元112，首先，从全部54位的被乘数x和乘数y，用2阶布斯算法(second-order Booth′s algorithm)，与乘数y的位数的大致1/2的个数相当的27个部分积。在这些部分积中大致1/2的个数，即第偶数个的13个部分积是经过反相(即使全部构成位反相后)的部分积。用/PP2、/PP4、……/PP26表示经过反相的部分积，用PP1、PP3、……、PP27表示非反相的部分积。

其次，部分积生成单元112，关于邻接的一对部分积生成1个带符号部分积。即，从部分积PP1和/PP2、PP3和/PP4、……、PP25和/PP26，分别生成带符号部分积SDPP1、SDPP2、……、SDPP13。

例如，构成为：如果分别令部分积PP3、/PP4的第i位为ppi3、/ppi4，则生成第i位是带符号二进制数(ppi3、/ppi4)那样的带符号部分积SDPP2。如果根据上述带符号二进制数的定义(ai⁺，ai^-)＝ai⁺-ai^-，则(ppi3、/ppi4)＝ppi3-/ppi4。将这种关系的部分积PP3、/PP4、带符号部分积SDPP2的关系表现为SDPP2＝(PP3，/PP4)＝PP3-/PP4。

如果用2的补数表现，则因为PP3+PP4＝PP3-/PP4-1，所以得到PP3+PP4＝SDPP2-1＝SDPP2+(0，1)。即，一对部分积PP3和PP4之和能够作为在1个带符号SDPP2的最下位的位上加上追加的带符号二进制数(0，1)得到的带符号二进制数表示出来。

同样，另外一对部分积PP5和PP6之和能够作为在1个带符号SDPP3的最下位的位上加上追加的带符号二进制数(0，1)得到的带符号二进制数表示出来。即得到PP5+PP6＝SDPP3+(0，1)。关于除此以外的一对部分积也是同样的。

此外，关于最后的部分积PP27，只用它生成带符号部分积SDPP14。进一步，生成将要加在各带符号部分积SDPP1～SDPP14的最下位的位上的带符号二进制数(0，1)作为构成要素的带符号部分积SDPP15。这样一来，生成与乘数y的位数的大致1/4相当的15个带符号部分积SDPP1～SDPP15。

加法单元17备有用于分别实施第一水平(level)、第二水平、第三水平、第四水平的加法的第一水平运算单元117a、第二水平运算单元117b、第三水平运算单元117c、第四水平运算单元117d。通过在加法单元17中，根据在部分积生成单元112中生成的带符号部分积SDPP1～SDPP15，用Wallace-tree法顺次实施各水平的加法，得到乘法结果。

各水平运算单元117a～117d，分别，备有1个以上的加法单元119(SAD：Signd-digit adder(带符号数字加法器))。图37是表示加法单元119的构成的框图。各加法单元119并联连接与部分积生成单元112中生成的带符号部分积的位数对应数量的全加法器101，作为加法结果输出该位数的带符号二进制数。在该实施方式中，加法单元119的位数成为与被乘数x和乘数y的积的位数大致相同的位数。

第一水平运算单元117a，用并联配置的7个加法单元119，并联地实施输入带符号部分积SDPP15和SDPP1～SDPP13的加法，算出与在部分积生成单元112中生成的带符号部分积的个数的实质上1/2的个数相当的7个第一水平的加法结果，并存储起来。

在图36的例子中，在配置在第一水平运算单元117a的最左边的加法单元119中，将带符号部分积SDPP15和SDPP1加起来，在从左算起的第二个加法单元119中，将带符号部分积SDPP2和SDPP3加起来，在配置在最右边的加法单元119(图中未画出)中，将带符号部分积SDPP12和SDPP13加起来。

例如，在第一水平运算单元117a的从左算起的第二个加法单元119中，因为将带符号部分积SDPP2和SDPP3加起来，所以作为图37所示的被加数a的各位值ai＝(ai⁺，ai^-)，输入作为带符号部分积SDPP2的各位值的上述(ppi3，/ppi4)，作为加数b的各位值bi＝(bi⁺，bi^-)，输入作为带符号部分积SDPP3的各位值的(ppi5，/ppi6)。

第二水平运算单元117b，用并联配置的4个加法单元119，进行输入前一水平的加法结果的加法，算出前一水平的实质上1/2的个数的第二水平的加法结果，并存储起来。

在图36的例子中，在配置在第二水平运算单元117b的最左边的加法单元119中，将配置在第一水平运算单元117a的最左边的加法单元119和在从左算起的第二个加法单元119中算出的2个第一水平的加法结果加起来，得到1个第二水平的加法结果。第二水平运算单元117b的从左算起的第二个、第三个(图中未画出)的加法单元119也进行同样的加法。

此外，配置在第二水平运算单元117b的最右边的加法单元119(图中未画出)，进行在配置在第一水平运算单元117a的最右边的加法单元119

(图中未画出)中算出的1个第一水平的加法结果和带符号部分积SDPP14的加法。这样一来，得到4个第二水平的加法结果。

第三水平运算单元117c，通过用并联配置的2个加法单元119，进行输入在前一水平算出的2个加法结果的加法，算出与前一水平的实质上1/2的个数相当的2个第三水平的加法结果，并存储起来。

作为最终水平运算单位的第四水平运算单元117d，用1个加法单元119，进行输入在前一水平算出的2个加法结果的加法，算出1个最终水平的加法结果，并且进行将算出的最终水平的加法结果作为与上述被乘数和乘数的积对应的带符号二进制数存储起来的动作。

这样，在该流水线乘法器111中，在部分积生成单元112中，用2阶布斯算法(second-order Booth′s algorithm)，生成与被乘数x和乘数y有关的27个部分积PP1～PP27，并且根据生成的27个部分积，生成15个带符号部分积SDPP1～SDPP15，在加法单元117中，通过用Wallace-tree法，将该15个带符号部分积SDPP1～SDPP15加起来得到与被乘数x和乘数y的积对应的带符号二进制数。此后，如果进行预定的变换，则能够得到被乘数x和乘数y的积。

图38是表示利用图28A所示的逻辑运算电路81的串并联型流水线乘法器的构成一例的框图。该流水线乘法器141具有将4位的被乘数s和4位的乘数b的乘法分割成乘数b的位数即4个水平(level)顺次连续地进行的构成。如图38所示，第一～第四水平运算单元141a～141d进行第一～第四水平的运算。

例如，第二水平运算单元141b备有作为要素部分积生成单元的逻辑与电路142、和作为要素运算装置的串联型流水线全加法器143。此外，在图38中，由四边形包围的st是表示存储单元的符号，由圆包围的+是表示全加法器的符号。第二和第三水平运算单元141c和114d也具有同样的构成。但是，第一水平运算单元141a不备有全加法器。

图39是用于说明流水线乘法器141的动作的图。在图39中从左到右顺序地表示第一～第四水平的动作。又，关于各水平的动作，在图39中，表示从上到下进行的步骤(时间的经过)。在图39中，由圆包围的V是表示逻辑与电路142的符号。又在图39中，在第二～第四水平中，从上到下连结表示在同一水平内邻接的全加法器的符号的附有箭头的虚线表示进位的流程。

例如，流水线乘法器141的第二水平运算单元141b中的动作即第二水平动作由图39的从左算起的第二列表示。所以，第二水平运算单元141b的例如第三步骤(第三循环)的动作由从图39的从左算起的第二列上的第三个动作，图39中由Q表示。下面我们说明流水线乘法器141的第二水平运算单元141b第三步骤中的动作。

首先，在逻辑与电路142中，算出在构成被乘数s的4个位中的第二水平中成为现在运算对象的运算对象被乘数位s1、和与构成乘数b的4个位中的第二水平对应的位b1的逻辑与，其次，用流水线全加法器143对已经算出的上述逻辑与，在作为前一水平的第一水平中的部分积、和关于运算对象被乘数位s1的前一位s0的第二水平中的进位、这3个二进制数之和进行运算。

将在流水线全加法器143中算出的结果作为运算对象被乘数位s1的第二水平中的部分积，发送给作为下一水平的第三水平。又，将当进行该加法时生成的进位作为运算对象被乘数位s1的第二水平中的进位存储起来。

第三和第四水平运算单元141c和141d的动作也是同样的。但是，第一水平运算单元141a算出作为要素部分积的逻辑与，可是不进行加法运算。

图40是表示流水线乘法器141的第二水平运算单元141b的构成的框图。图41是表示第二水平运算单元141b的构成的逻辑电路图。在图41中，许多小的横向长的长方形分别表示存储单元。第二水平运算单元141b具有将第二水平的逻辑运算分割成4个阶段顺次连续地进行的构成。

如图40所示，第二水平运算单元141b的第一～第四阶段运算单元145a～145d进行第一～第四阶段运算。在图40中，由四边形包围的FP分别表示图28A所示的逻辑运算电路81(Functional Pass Gate：功能通过门)。

第一阶段运算单元145a进行取入在构成被乘数s的各位中成为现在运算对象的1个位，作为运算对象被乘数位sj存储起来的动作。

第二阶段运算单元145b进行如下动作：用逻辑与电路142，算出在前一阶段中存储的运算对象被乘数位sj、和在构成乘数b的各位中与第二水平对应的位b1的逻辑与，作为运算对象被乘数位sj的第二水平中的要素部分积而存储，并且取入在第一阶段中存储的运算对象被乘数位sj而存储。

第三和第四阶段运算单元145c和145d用流水线全加法器143进行如下动作：算出在前一阶段中算出的第二水平中的要素部分积、第一水平中的部分积Pj、和关于运算对象被乘数位sj的前一位的第二水平中的进位C1、这3个二进制数之和，作为运算对象被乘数位sj的第二水平中的部分积Pj+1而存储，并且将当进行该加法时生成的新进位作为关于运算对象被乘数位sj的第二水平中的进位而存储。

第三和第四阶段运算单元145c和145d，进一步进行取入在第二阶段中存储的运算对象被乘数位sj，作为用于是下一水平的第三水平的运算对象被乘数位sj+1并存储起来的动作。

第三和第四水平运算单元141c和141d的构成也与上述第二水平运算单元b的构成相同。但是，如上所述，第一水平运算单元141a不备有用于全加法的逻辑运算电路。

此外，图40所示的流水线全加法器143也能够考虑为与上述第三和第四阶段对应的第一和第二加法阶段运算的逻辑运算装置。这时，流水线全加法器143备有用于进行第一和第二加法阶段运算的第一和第二加法阶段运算单元。

构成流水线全加法器143的第一和第二加法阶段运算单元是分别从图40所示的第三和第四水平运算单元145c和145d，除去位于图右端的逻辑运算电路81(Functionl pass-gate)的电路。

即，第一加法阶段运算单元进行用并联连接的一对逻辑运算电路81，算出与被加数和加数对应的二进制数的“异或”对应的二进制数作为第一加法结果并存储起来的动作，并用进行存储直接在前面实施的第二加法阶段中输出的进位的动作。

第二加法阶段运算单元进行用并联连接的另一对逻辑运算电路81，算出与在第一加法阶段中算出的第一加法结果和在第一加法阶段中存储的进位对应的二进制数的“异或”对应的二进制数作为第二加法结果存储起来，和进行输出该第二加法结果作为该流水线全加法器143的加法结果的动作，并且进行用多个逻辑运算电路81算出该加法中的进位并存储起来的动作。

此外，在上述各实施方式中，说明了晶体管MP是N沟道MOSFET的情形，但是本发明不限定于此。例如，也能够将本发明应用于晶体管MP是P沟道MOSFET的情形。

又，在上述各实施方式中，作为运算结果输出单元的例子，以场效应型的晶体管为例进行了说明，但是运算结果输出单元不限定于此。作为运算结果输出单元，重要的是可以根据通过赋予第二被运算数据得到的非易失性存储元件和非易失性负载元件双方的状态变化量，输出第一和第二被运算数据的逻辑运算结果。

又，在上述各实施方式中，以作为非易失性存储元件和非易失性负载元件用强电介质电容器的情形为例进行了说明，但是本发明中的非易失性存储元件和/或非易失性负载元件不限定于强电介质电容器。一般，作为非易失性元件可以考虑具有滞后特性的元件。

例如，作为非易失性存储元件和/或非易失性负载元件，也能够用利用常电介质电容器的元件。我们将在后面述说它。

又，非易失性存储元件和/或非易失性负载元件不限定于利用电容器的元件。作为非易失性存储元件和/或非易失性负载元件，例如，也可以用利用电阻的元件。

当作为非易失性存储元件用利用电阻的元件时，该电阻的两端成为上述第一和第二端子。当作为非易失性负载元件用利用电阻的元件时，该电阻的两端成为上述第三和第四端子。在这些情形中，与第一被运算数据相应，例如可以形成电阻值不同的构成。

又，作为非易失性存储元件和/或非易失性负载元件也能够用利用晶体管的元件。当作为非易失性存储元件，例如，用利用FET(场效应晶体管)的元件时，该FET的一对输入输出端子(漏极端子和源极端子)成为上述第一和第二端子。

当作为非易失性负载元件，用利用FET的元件时，该FET的一对输入输出端子(漏极端子和源极端子)成为上述第三和第四端子。在这些情形中，例如，可以形成将与第一被运算数据相应的适当的偏置电压给予该FET的栅极端子的构成。

进一步，作为非易失性存储元件和/或非易失性负载元件，也能够用将上述电容器、电阻和晶体管适当地组合起来的元件。

图42A是表示利用常电介质电容器的非易失性负载元件的一例的电路图。图42A所示的负载元件121，例如，备有在图16所示的逻辑运算电路31中，代替用于负载的强电介质电容器Cs′而采用的2个常电介质电容器C1、C2、开关(传输门)125和存储装置123。

经过开关125并联连接2个常电介质电容器C1、C2，构成合成电容器。合成电容器的一端，经过耦合节点11，与晶体管MP的栅极端子连接，另一端与位线BL2连接。存储装置123非易失性地存储与第一被运算数据s对应的数据。按照存储在存储装置123中的数据使开关125ON，OFF。

图43A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL2时(即，第一被运算数据s＝0的情形)的数据读出动作(RO)时负载元件121的等效电路的图。

另一方面，图43B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL2时(即，第一被运算数据s＝1的情形)的数据读出动作(RO)时负载元件121的等效电路的图。

从图43A、图43B表明，与第一被运算数据s＝0、s＝1对应，数据读出动作(RO)时负载元件121的合成电容器，分别成为C1、C1+C2。

图42B是用于说明用负载元件121作为非易失性负载元件时逻辑运算电路31的数据读出动作的滞后曲线图。在该例子中令基准电位c＝0。从图42B表明，通过与第一被运算数据s对应地使负载元件121的电容变化，得到与作为非易失性负载元件而采用强电介质电容器Cs′的情形同样的效果。

图44A是表示利用常电介质电容器的非易失性负载元件的其它例子的电路图。图44A所示的负载元件131备有，例如，在图16所示的逻辑运算电路31中，代替用于负载的强电介质电容器Cs′而采用的1个常电介质电容器C3、存储装置123和用于负载的电源135。

常电介质电容器C3的一端，经过耦合节点11，与晶体管MP的栅极端子连接，另一端经过用于负载的电源135与位线BL2连接。存储装置133非易失性地存储与第一被运算数据s对应的数据。用于负载的电源135是直流电源，具有按照存储在存储装置133中的数据使它的极性反相的构成。

图45A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL2时(即，第一被运算数据s＝0的情形)的数据读出动作(RO)时负载元件131的等效电路的图。这时，用于负载的电源135的极性是在将位线BL2作为基准，常电介质电容器C3的另一端成为正电位的方向。

另一方面，图45B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL2时(即，第一被运算数据s＝1的情形)的数据读出动作(RO)时负载元件131的等效电路的图。这时，用于负载的电源135的极性是在将位线BL2作为基准，常电介质电容器C3的另一端成为负电位的方向。

从图45A、图45B表明，与第一被运算数据s＝0、s＝1对应，数据读出动作(RO)时负载元件131的常电介质电容器C3的另一端的电位分别成为+Vc、-Vc。

图44B是用于说明用负载元件131作为非易失性负载元件时逻辑运算电路31的数据读出动作的滞后曲线图。在该例中，令基准电位c＝0。从图44B，我们看到通过与第一被运算数据s对应地使负载元件131的另一端(位线BL2侧端)的电位变化，得到与作为非易失性负载元件而采用强电介质电容器Cs′的情形同样的效果。

图46A是表示利用常电介质电容器的非易失性存储元件的一例的电路图。图46A所示的存储元件151，例如，备有在图16所示的逻辑运算电路31中，代替用于负载的强电介质电容器Cs而采用的2个常电介质电容器C1、C2、开关(传输门)155、存储装置153。

经过开关155并联连接2个常电介质电容器C1、C2，构成合成电容器。合成电容器的一端与位线BL1连接，另一端，经过耦合节点11，与晶体管MP的栅极端子连接。存储装置153非易失性地存储与第一被运算数据s对应的数据。按照存储在存储装置153中的数据使开关153ON，OFF。

图47A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL1时(即，第一被运算数据s＝0的情形)的数据读出动作(RO)时存储元件151的等效电路的图。

另一方面，图47B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL1时(即，第一被运算数据s＝1的情形)的数据读出动作(RO)时存储元件151的等效电路的图。

从图47A、图47B表明，与第一被运算数据s＝0、s＝1对应，数据读出动作(RO)时存储元件151的合成电容器分别成为C1+C2、C1。

图46B是用于说明用存储元件151作为非易失性存储元件时逻辑运算电路31的数据读出动作的图。在该例中，令基准电位c＝0。从图46B表明，通过与第一被运算数据s对应地使存储元件151的电容变化，得到与作为非易失性存储元件而采用强电介质电容器Cs的情形同样的效果。

图48A是表示利用常电介质电容器的非易失性存储元件的其它例子的电路图。图48A所示的存储元件161，例如，备有在图16所示的逻辑运算电路31中，代替用于存储的强电介质电容器Cs而采用的1个常电介质电容器C3、存储装置163和用于存储的电源165。

常电介质电容器C3的一端与位线BL1连接，另一端经过用于存储的电源165和耦合节点11，与晶体管MP的栅极端子连接。存储装置163非易失性地存储与第一被运算数据s对应的数据。用于存储的电源165是直流电源，具有按照存储在存储装置163中的数据使它的极性反相的构成。

图49A是表示在图17所示的数据写入动作(WO)中当将y＝0赋予位线BL1时(即，第一被运算数据s＝0的情形)的数据读出动作(RO)时存储元件161的等效电路的图。这时，用于存储的电源165的极性是在将位线BLw作为基准，常电介质电容器C3的另一端成为负电位的方向。

另一方面，图49B是表示在图17所示的数据写入动作(WO)中当将y＝1赋予位线BL1时(即，第一被运算数据s＝1的情形)的数据读出动作(RO)时存储元件161的等效电路的图。这时，用于存储的电源165的极性是在将位线BLw作为基准，常电介质电容器C3的另一端成为正电位的方向。

从图49A、图49B表明，与第一被运算数据s＝0、s＝1对应，数据读出动作(RO)时存储元件161的常电介质电容器C3的另一端的电位，分别成为-Vc、+Vc。

图48B是用于说明用存储元件161作为非易失性存储元件时逻辑运算电路31的数据读出动作的图。在该例中，令基准电位c＝0。从图48B表明，通过与第一被运算数据s对应地使存储元件161的另一端(位线BLw侧端)的电位变化，得到与作为非易失性存储元件而采用强电介质电容器Cs的情形同样的效果。

这样，能够在非易失性负载元件和非易失性存储元件中的某一方用强电介质电容器，同时在另一方用利用常电介质电容器的元件。

当然，也能够在非易失性负载元件和非易失性存储元件双方利用常电介质电容器的元件。例如，作为非易失性负载元件可以用上述负载元件121或负载元件131中的某一方，同时作为非易失性存储元件可以用上述存储元件151或存储元件161中的某一方。

此外，在本说明书中，“A<＝B”意味着A比B小或者A和B相等。

依据本发明的逻辑运算电路，其特征在于，包括：用于存储的强电介质电容器，其具有第一以及第二端子，保持与第一被运算数据对应的极化状态；用于负载的强电介质电容器，其具有第三端子和第四端子，该第三端子与用于存储的强电介质电容器的第一端子连接，保持作为与第一被运算数据对应的极化状态的具有与用于存储的强电介质电容器的极化状态实质上为互补关系的极化状态；和运算结果输出单元，其根据用于存储的强电介质电容器的第一端子和用于负载的强电介质电容器的第三端子之间的耦合节点电位，输出关于给定逻辑算子的第一和第二被运算数据的逻辑运算结果，并与耦合节点连接，耦合节点电位通过将用于负载的强电介质电容器的第四端子与给定基准电位连接，并且将第二被运算数据赋予用于存储的强电介质电容器的第二端子而得到。

即，将预定的基准电位赋予通过在耦合节点串联连接存储第一被运算数据的用于存储的强电介质电容器和存储具有与第一被运算数据的互补关系的数据的用于负载的强电介质电容器得到的1个合成强电介质电容器的一端，并且读出当将第二被运算数据赋予另一端时在耦合节点上出现的电位，作为关于预定逻辑算子的第一和第二被运算数据的逻辑运算结果。

所以能够利用来自合成强电介质电容器的数据读出动作进行逻辑运算。即，能够用1个逻辑运算电路实现数据的存储和数据的逻辑运算。

又，通过构成为让用于负载的强电介质电容器的极化状态与用于存储的强电介质电容器的极化状态具有互补关系，读出数据时的耦合节点的电位与逻辑运算结果对应，有很大不同，并且在数据读出动作中可以不让用于存储的强电介质电容器的残留极化反相。所以，读出余量大的非破坏数据读出成为可能。即，进一步，能够实现可以进行高可靠性并且高速的运算动作的逻辑运算电路。

在依据本发明的逻辑运算电路中，其特征在于，给定基准电位构成为可以从与2个以上不同的逻辑算子对应的2个以上不同的基准电位进行选择；给定逻辑算子构成为通过将所选出的给定基准电位与用于负载的强电介质电容器的第四端子连接，并且通过在赋予第二被运算数据前将耦合节点预充电到该给定基准电位而进行决定。

所以，通过在数据读出动作中选择预定的基准电位那样的简单动作，可以用1个逻辑运算电路实施多种逻辑运算。

在依据本发明的逻辑运算电路中，其特征在于，其被构成为：可以将第三被运算数据赋予耦合节点；可以将第四被运算数据赋予用于存储的强电介质电容器的第二端子和用于负载的强电介质电容器的第四端子；与第一被运算数据对应的用于存储的强电介质电容器和用于负载的强电介质电容器的极化状态，根据赋予的第三和第四被运算数据和赋予该第三和第四被运算数据前的用于存储的强电介质电容器和用于负载的强电介质电容器的极化状态而进行决定。

即，将根据在数据写入前存储在合成强电介质电容器中的老的第一被运算数据和在数据写入时分别赋予合成强电介质电容器的耦合节点和两端的第三和第四被运算数据决定的第一被运算数据，在数据写入动作中写入到合成强电介质电容器中。

所以，通过利用到合成强电介质电容器的数据写入动作能够进行逻辑运算。

依据本发明的逻辑运算电路，其特征在于，包括：非易失性存储元件，其具有第一和第二端子，保持与作为二进制数据的第一被运算数据s对应的非易失性状态；非易失性负载元件，其具有第三端子和第四端子，该第三端子与非易失性存储元件的第一端子连接，保持与第一被运算数据s的取反数据/s对应的非易失性状态；和运算结果输出单元，其根据非易失性存储元件和非易失性负载元件双方的状态，将关于与基准电位对应的给定逻辑算子的第一和第二被运算数据s和x的逻辑运算结果作为二进制数据的运算结果数据z进行输出，非易失性存储元件和非易失性负载元件双方的状态通过将非易失性负载元件的第四端子维持在从具有互补关系的2个基准电位选出的任意1个基准电位的状态下，在将非易失性存储元件的第一端子和非易失性负载元件的第三端子之间的耦合节点预充电到基准电位后，将二进制数据的第二被运算数据x赋予非易失性存储元件的第二端子而得到；运算结果数据z，当令与具有互补关系的2个基准电位对应的二进制数据为c和/c时，实质上满足下式，

z＝/c AND x AND/s OR c AND(x OR/s)。

即，将在耦合节点串联连接存储第一被运算数据s的非易失性存储元件和存储第一被运算数据s的反相数据/s的非易失性负载元件得到的1个合成非易失性元件的一端维持在从具有互补关系的2个基准电位选出的任意一个基准电位c上的状态下，使耦合节点预充电到该基准电位c后，读出将第二被运算数据x赋予另一端时的合成非易失性元件的状态，作为实质上满足下列公式的运算结果数据z，

z＝/c AND x AND/s OR c AND(x OR/s)。

所以，能够利用来自合成非易失性元件的数据读出动作进行逻辑运算。即，能够用1个逻辑运算电路实现数据的存储和数据的逻辑运算。

又，非易失性负载元件的非易失性状态构成为与非易失性存储元件的非易失性状态具有互补关系，读出数据时的合成非易失性元件的状态可以与逻辑运算结果对应，有很大不同。所以，读出余量大的数据读出成为可能。即，进一步，能够实现可以进行高可靠性并且高速的运算动作的逻辑运算电路。

进一步，通过在数据读出动作中从具有互补关系的2个基准电位选择预定的基准电位c那样的简单动作，可以用1个逻辑运算电路实施多种逻辑运算。

在依据本发明的逻辑运算电路中，其特征在于，第一被运算数据s与通过将二进制数据的第三被运算数据y1赋予耦合节点并且将二进制数据的第四被运算数据y2赋予非易失性存储元件的第二端子和非易失性负载元件的第四端子而得到的非易失性存储元件的新的非易失性状态对应，当令赋予第三和第四被运算数据前的第一被运算数据为sb时，实质上满足下式，

z＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)。

即，将根据在数据写入前存储在合成非易失性元件中的老的第一被运算数据sb和在数据写入时分别赋予合成非易失性元件的耦合节点和两端的第三和第四被运算数据y1和y2决定的第一被运算数据s，在数据写入动作中写入到合成非易失性元件中。

所以，通过利用到合成强电介质电容器的数据写入动作能够进行逻辑运算。

依据本发明的逻辑运算电路，其特征在于，包括：非易失性存储元件，其保持与第一被运算数据对应的非易失性状态；非易失性负载元件，其在耦合节点中与非易失性存储元件连接，保持根据第一被运算数据不同的状态变化率的非易失性状态；和运算结果输出单元，其根据通过将第二被运算数据赋予非易失性存储元件而得到的该非易失性存储元件和非易失性负载元件双方的状态变化量，输出关于给定逻辑算子的第一和第二被运算数据的逻辑运算结果。

依据本发明的逻辑运算方法，进行关于给定逻辑算子的第一和第二被运算数据的逻辑运算，其特征在于，包括：写入步骤，准备非易失性存储元件和非易失性负载元件，该非易失性存储元件具有第一和第二端子，保持与第一被运算数据对应的非易失性状态，该非易失性负载元件具有第三端子和第四端子，该第三端子在耦合节点中与非易失性存储元件的第一端子连接，保持根据第一被运算数据不同的状态变化率的非易失性状态；和读出步骤，根据通过使非易失性负载元件的第四端子与给定基准电位连接并且将第二被运算数据赋予非易失性存储元件的第二端子而得到的该非易失性存储元件和非易失性负载元件双方的状态变化量，进行逻辑运算。

所以，根据本发明的逻辑运算电路或根据本发明的逻辑运算方法，则当将第二被运算数据赋予构成在耦合节点中连接存储着第一被运算数据的非易失性存储元件、和保持根据第一被运算数据不同的状态变化率的非易失性状态的非易失性负载元件得到的1个合成非易失性元件的非易失性存储元件时，读出合成非易失性元件的状态变化量，作为关于预定的逻辑算子的第一和第二被运算数据的逻辑运算结果。

因此，能够利用来自合成非易失性元件的数据读出动作进行逻辑运算。即，能够用1个逻辑运算电路实现数据的存储和数据的逻辑运算。

又，非易失性负载元件的非易失性状态构成为根据第一被运算数据而成为不同的状态变化率，读出数据时的合成非易失性元件的状态可以与逻辑运算结果对应，有很大不同。所以，读出余量大的数据读出成为可能。即，进一步，能够实现可以进行高可靠性并且高速的运算动作的逻辑运算电路。

在依据本发明的逻辑运算电路中，其特征在于，给定逻辑算子构成为：通过在将从与2个以上不同的逻辑算子对应的2个以上不同的基准电位中选出的1个基准电位在第二被运算数据的赋予之前赋予非易失性负载元件而进行决定。

在依据本发明的逻辑运算方法中，其特征在于，给定基准电位构成为可以从与2个以上不同的逻辑算子对应的2个以上不同的基准电位中进行选择；读出步骤包括：将选出的给定基准电位赋予非易失性存储元件的第四端子和耦合节点的步骤；和在维持给定基准电位的、到非易失性负载元件的第四端子的赋予的情况下，停止到耦合节点的赋予，在该状态下将第二被运算数据赋予非易失性存储元件的第二端子的步骤。

所以，根据本发明的逻辑运算电路或根据本发明的逻辑运算方法，则通过在数据读出动作中选择预定的基准电位那样的简单动作，可以用1个逻辑运算电路实施多种逻辑运算。

在依据本发明的逻辑运算电路中，其特征在于，其被构成为：可以将第三和第四被运算数据赋予非易失性存储元件和非易失性负载元件；根据赋予的第三和第四被运算数据、和赋予该第三和第四被运算数据前的非易失性存储元件和非易失性负载元件的非易失性状态，决定与第一被运算数据对应的非易失性存储元件和非易失性负载元件的非易失性状态。

在依据本发明的逻辑运算方法中，其特征在于，写入步骤构成为：通过将第三被运算数据赋予耦合节点并且将第四被运算数据赋予非易失性存储元件的第二端子和非易失性负载元件的第四端子，根据赋予的第三和第四被运算数据、和在赋予该第三和第四被运算数据前的非易失性存储元件和非易失性负载元件的非易失性状态，决定与第一被运算数据对应的非易失性存储元件和非易失性负载元件的新的非易失性状态。

所以，根据本发明的逻辑运算电路或根据本发明的逻辑运算方法，则将根据在数据写入前存储在合成非易失性元件中的老的第一被运算数据和在数据写入时赋予合成非易失性元件的第三和第四被运算数据决定的新的第一被运算数据，在数据写入动作中写入到合成非易失性元件中。

所以，利用到合成非易失性元件的数据写入动作能够进行逻辑运算。

在依据本发明的逻辑运算电路中，其特征在于，运算结果输出单元具有用于输出的晶体管，其具有与耦合节点连接的控制端子、输出与输入到控制端子的控制信号对应的输出信号的输出端子，作为控制信号，当给予比该用于输出的晶体管的阈值电压更接近第一基准电位的电位时该用于输出的晶体管截止，当给予比该阈值电压更接近第二基准电位的电位时该用于输出的晶体管导通；逻辑运算结果作为该用于输出的晶体管的输出信号而获得。

所以，数据读出动作中发生的耦合节点的电位，如果是比阈值电压低的第一基准电位则用于输出的晶体管OFF，如果比阈值电压高的第二基准电位则用于输出的晶体管ON。因此，通过适当地设定用于输出的晶体管的阈值电压，能够得到逻辑运算结果作为该用于输出的晶体管的输出信号。

依据本发明的逻辑运算装置，其特征在于，通过将上述任一个逻辑运算电路串联和/或并联地配置，进行所希望的逻辑运算。

所以，通过组合多个在1个电路中兼用逻辑运算单元和存储单元的上述逻辑运算电路进行所要的逻辑运算，与另外设置存储单元的已有装置比较，能够相当大地减少包含布线所要的面积在内的电路面积。因此，能够大幅度地提高装置的集成度并且可以抑制消耗电功率。

又，因为存储是非易失性的，不需要用于保持存储的电功率。因此，能够将动作时的电功率消耗抑制得很低，并且在待机时几乎不消耗电功率。又，也不需要为电源截断时准备的后备电源。进一步，当作为非易失性存储元件而采用包含强电介质电容器的元件时，能够达到使写入动作高速化的目的。

进一步，通过用多个读出余量大的数据读出成为可能的逻辑运算电路，能够实现可以进行高可靠性并且更高速的运算动作的逻辑运算装置。

依据本发明的逻辑运算装置，其特征在于，包括：检索字保持单元，其保持作为检索对象的检索字；和字电路，其保持作为参照对象的参照字并且进行该参照字和检索字的一致判断，通过将上述任一个逻辑运算电路串联和/或并联地配置，保持参照字并且进行一致判断。

所以，通过组合多个在1个电路中兼用逻辑运算单元和存储单元的上述逻辑运算电路，构成进行参照字和检索字的一致判断的字电路，与已有的检索一致装置比较，能够相当大地减少包含布线所要的面积在内的电路面积。因此，能够大幅度地提高装置的集成度并且可以抑制消耗电功率。

又，因为存储是非易失性的，不需要用于保持存储的电功率。因此，能够将动作时的电功率消耗抑制得很低，并且在待机时几乎不消耗电功率。又，也不需要为电源截断时准备的后备电源。进一步，当作为非易失性存储元件而采用包含强电介质电容器的元件时，能够达到使写入动作高速化的目的。

进一步，通过用多个读出余量大的数据读出成为可能的逻辑运算电路，能够实现可以进行高可靠性并且更高速的动作的检索一致装置。

在依据本发明的逻辑运算装置中，其特征在于，字电路构成为：对于构成参照字的各位，采用分别串联连接的一对逻辑运算电路，算出与参照字的位值和与它对应的检索字的位值的“异或非”对应的逻辑值，通过全部并联连接各一对的逻辑运算电路的输出，算出与对每一位算出的“异或非”对应的全部逻辑值的“逻辑与”对应的逻辑值，将与算出的“逻辑与”对应的逻辑值作为该字电路的一致判断输出。

所以，可以构成为只有在参照字和检索字完全一致时才生成一致输出。为此，对于多个参照字进行与检索字的一致判断，容易构成从多个参照字中抽出只与检索字完全一致的参照字的高集成度、低消耗电功率、高可靠性并且可以高速动作的检索一致装置。

依据本发明的逻辑运算装置，其特征在于，包括：检索字保持单元，其保持作为检索对象的检索字；和字电路，其保持作为参照对象的参照字并且进行该参照字和检索字的大小比较判断，通过将上述任一个逻辑运算电路串联和/或并联地配置，保持参照字和进行大小比较判断。

所以，通过组合多个在1个电路中兼用逻辑运算单元和存储单元的上述逻辑运算电路，构成进行参照字和检索字的大小比较判断的字电路，与0有的大小比较装置比较，能够相当大地减少包含布线所要的面积在内的电路面积。因此，能够大幅度提高装置的集成度并且可以抑制消耗电功率。

又，因为存储是非易失性的，不需要用于保持存储的电功率。因此，能够将动作时的电功率消耗抑制得很低，并且在待机时几乎不消耗电功率。又，也不需要为电源截断时准备的后备电源。进一步，当作为非易失性存储元件而采用包含强电介质电容器的元件时，能够达到使写入动作高速化的目的。

进一步，通过采用多个读出余量大的数据读出成为可能的逻辑运算电路，能够实现可以进行高可靠性并且更高速的动作的大小比较装置。

在依据本发明的逻辑运算装置中，其特征在于，字电路构成为：采用多个逻辑运算电路，构成检索字的位中至少1个着眼位的位值比与它对应的参照字的位的位值大，并且当构成检索字的位中比着眼位处于上位的各位的位值和与它们对应的参照字的各位的位值分别相等时，生成检索字比参照字大的比较判断输出。

所以，能够构成为只有当检索字比参照字大的时才生成特定的比较判断输出。因此，能够容易地构成在关于多个参照字进行与检索字的大小比较判断中，从多个参照字中只提取比检索字小的参照字的高集成度、低消耗电功率、高可靠性并且可以高速动作的大小比较装置。

依据本发明的逻辑运算装置，其特征在于，用于进行2个以上的二进制数的相加运算，通过将上述任一个逻辑运算电路串联和/或并联地配置，进行相加运算。

所以，通过组合多个在1个电路中兼用逻辑运算单元和存储单元的上述逻辑运算电路构成加法器，与已有的加法器比较，能够相当大地减少包含布线所要的面积在内的电路面积。因此，能够大幅度地提高装置的集成度并且可以抑制消耗电功率。

又，因为存储是非易失性的，不需要用于保持存储的电功率。因此，能够将加法动作时的电功率消耗抑制得很低，并且在待机时几乎不消耗电功率。又，也不需要为电源截断时准备的后备电源。进一步，当作为非易失性存储元件而采用包含强电介质电容器的元件时，能够达到使写入动作高速化的目的。

进一步，通过采用多个读出余量大的数据读出成为可能的逻辑运算电路，能够实现可以进行高可靠性并且更高速的加法动作的加法器。

在依据本发明的逻辑运算装置中，其特征在于，逻辑运算包含被加数和加数的相加运算；逻辑运算装置具有运算被加数和加数的相加运算结果的相加运算结果运算单元、和运算该相加运算中的进位信息的进位信息运算单元；相加运算结果运算单元构成为：采用多个逻辑运算电路，根据被加数、加数和来自前一位的进位信息，运算相加运算结果，将算出的相加运算结果作为该相加运算结果运算单元的输出；进位信息运算单元构成为：采用多个逻辑运算电路，根据被加数、加数和来自前一位的进位信息，运算该位中的进位信息，将算出的进位信息作为该进位信息运算单元的输出。

所以，能够用为了运算加法结果和进位信息并存储起来的多个逻辑运算电路构成全加法器。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的全加法器。

依据本发明的逻辑运算装置，其特征在于，将逻辑运算分割成多个阶段，顺次连续地实施，通过将上述任一个逻辑运算电路串联和/或并联地配置，进行逻辑运算。

所以，通过组合多个在1个电路中兼用逻辑运算单元和存储单元的上述逻辑运算电路构成各阶段，与已有的流水线逻辑运算装置比较，能够相当大地减少包含布线所要的面积在内的电路面积。因此，能够大幅度地提高装置的集成度并且可以抑制消耗电功率。

又，因为存储是非易失性的，不需要用于保持存储的电功率。因此，能够将动作时的电功率消耗抑制得很低，并且在待机时几乎不消耗电功率。又，也不需要为电源截断时准备的后备电源。进一步，当作为非易失性存储元件而采用包含强电介质电容器的元件时，能够达到使写入动作高速化的目的。

进一步，通过采用多个读出余量大的数据读出成为可能的逻辑运算电路，能够实现可以进行高可靠性并且更高速的运算动作的流水线逻辑运算装置。

在依据本发明的逻辑运算装置中，其特征在于，逻辑运算包含均带有符号的二进制数的被加数和加数的相加运算；逻辑运算装置包括：第一阶段运算单元，其采用逻辑运算电路，进行第一阶段的运算，该第一阶段的运算包含算出与被加数和加数对应的2个二进制数并存储起来的动作；第二阶段运算单元，其在第一阶段的运算之后进行第二阶段的运算，该第二阶段的运算包含采用并联连接的一对逻辑运算电路将与2个二进制数的“异或”对应的1个二进制数作为第一相加运算结果算出并存储的动作、和采用逻辑运算电路而根据被加数和加数算出的该位中的第一进位信息存储起来的动作；第三阶段运算单元，其在第二阶段的运算之后进行第三阶段的运算，该第三阶段的运算包含采用并联连接的另一对逻辑运算电路将与第一相加运算结果和来自前一位的第一进位信息的“异或”对应的1个二进制数作为第二相加运算结果算出并存储的动作、和采用逻辑运算电路而根据被加数、加数和来自前一位的第一进位信息将在该位中的第二进位信息算出并存储的动作；和第四阶段运算单元，其在第三阶段的运算之后进行第四阶段的运算，该第四阶段的运算包含采用逻辑运算电路，根据第二相加运算结果和来自上位的第二进位信息，算出作为该逻辑运算装置的相加运算结果的带有符号的二进制数并存储的动作。

所以，通过将用于算出加法结果的2对逻辑运算电路和用于算出进位信息的多个逻辑运算电路分割成4个阶段运算单元进行配置，能够构成可以进行只限于进位的邻接转播的上位位的带符号二进制数(Signed-digit)的加法的流水线全加法器(Pipelined full adder)。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的流水线全加法器。

依据本发明的逻辑运算装置，该逻辑运算装置将2个二进制数的乘法分割成多个水平顺次连续地实施，其特征在于，包括：部分积生成单元，其生成与被乘数和乘数的部分积(Partial product)对应的带有符号的部分积(Signed—digit Partial product)；和相加运算单元，其将上述逻辑运算装置作为要素运算装置而准备多个，与各水平对应地将该要素运算装置配置在多个段中，将带有符号的部分积和/或前段的相加运算结果作为输入，顺次地实施各段的相加运算，得到与被乘数和乘数的积对应的带有符号的二进制数。

所以，通过与乘法的各水平对应地将上述流水线全加法器作为要素运算装置配置在多段中，能够构成利用带符号二进制数的加法的流水线乘法器(Pipelined Multiplier)。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的流水线乘法器。

在依据本发明的逻辑运算装置中，其特征在于，部分积生成单元根据被乘数和乘数生成该乘数的位数的约1/4个数的带有符号的部分积；相加运算单元构成为：将1个以上的通过并联多个要素运算装置可以将2个带有符号的部分积相加运算而构成的相加运算单元配置在进行各水平的运算的各水平运算单元中。

进行第一水平运算的第一水平运算单元，采用并联配置的多个相加运算单元，进行输入带有符号的部分积的相加运算，实施算出在部分积生成单元中生成的带有符号的部分积的总个数的实质上1/2个数的第一水平的相加运算结果并存储起来的动作。

进行中间水平运算的各中间水平运算单元，采用并联配置的多个相加运算单元，进行输入前一水平的相加运算结果的相加运算，实施算出前一水平的实质上1/2个数的中间水平的相加运算结果并存储起来的动作。

进行最终水平运算的各最终水平运算单元，采用1个相加运算单元，进行输入前一水平的相加运算结果的相加运算，实施算出1个最终水平的相加运算结果，并且将算出的最终水平的相加运算结果作为与被乘数和乘数的积对应的带有符号的二进制数存储起来的动作。

所以，通过重复进行生成乘数的位数的约1/4个数的带符号部分积，在各水平中使生成的带符号部分积减半的动作，能够用很少的水平数得到与被乘数和乘数的积对应的数据。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的，可以利用带符号二进制数的加法进行乘法的流水线乘法器。

在依据本发明的逻辑运算装置中，其特征在于，逻辑运算包含被加数、加数和来自下位位的进位的3个二进制数的相加运算；逻辑运算装置包括：第一相加运算阶段运算单元，其进行第一相加运算阶段的运算，该第一相加运算阶段的运算包含采用并联连接的一对逻辑运算电路，将与3个二进制数中2个二进制数对应的二进制数的“异或”对应的二进制数作为第一相加运算结果算出并存储的动作；和第二阶段运算单元，其在第一阶段的运算之后进行第二阶段的运算，该第二阶段的运算包含：采用并联连接的另一对逻辑运算电路，将与第一相加运算结果和在3个二进制数中剩余的1个二进制数对应的二进制数的“异或”对应的二进制数作为第二相加运算结果算出并存储，并且将该第二相加运算结果作为该逻辑运算装置的相加运算结果进行输出的动作；和采用多个逻辑运算电路根据3个二进制数输出3个二进制数的相加运算中的进位的动作。

所以，通过将用于算出加法结果的2对逻辑运算电路和用于算出进位信息的多个逻辑运算电路分割成2个阶段运算单元进行配置，能够构成流水线全加法器(Pipelined full adder)。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的流水线全加法器。

依据本发明的逻辑运算装置，将2个二进制数的乘法分割成多个水平顺次连续地实施，其特征在于，包括：部分积生成单元，其生成被乘数和乘数的部分积；和相加运算单元，其将权利要求21的逻辑运算装置作为要素运算装置而准备好多个，与各水平对应地将该要素运算装置配置在多个段中，将部分积和/或前段的相加运算结果作为输入顺次地实施各段的相加运算，得到运算结果。

所以，通过将上述流水线全加法器作为要素运算装置与乘法的各水平对应地配置在多段中，能够构成流水线乘法器(Pipelined Multiplier)。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的流水线乘法器。

在依据本发明的逻辑运算装置中，其特征在于，多个水平是至少与乘数的位数相当的数的水平；部分积生成单元由分别配置在进行各水平运算的各水平运算单元中的要素部分积生成单元构成；相加运算单元由分别配置在进行至少第二水平以后的运算的各水平运算单元中的要素运算装置构成。

进行至少第二水平以后的运算的各水平运算单元包括：第一阶段运算单元，其进行包含将在构成被乘数的各位中成为现在的运算对象的1个位作为运算对象被乘数位存储的动作的第一阶段的运算；第二阶段运算单元，其在第一阶段的运算之后进行第二阶段的运算，该第二阶段的运算包含采用要素部分积生成单元，算出运算对象被乘数位和构成乘数的各位中与该水平对应的位的“逻辑与”，作为该运算对象被乘数位的该水平中的要素部分积并存储的动作；和第三和第四阶段运算单元，其在第二阶段的运算之后进行第三和第四阶段的运算，该第三和第四阶段的运算包含采用要素运算装置，运算该水平中的要素部分积、前一水平中的部分积、和该运算对象被乘数位的前一位的该水平中的进位的3个二进制数之和，作为该运算对象被乘数位的该水平中的部分积存储起来，并且将进行该相加运算时生成的进位作为该运算对象被乘数位的该水平中的进位存储起来的动作。

所以，将对应的位值分别给予与乘数的位数相当的数量的水平运算单元，并且将被乘数的各位值顺次地赋予第一水平运算单元，通过具有预定延迟地从前一个水平运算单元将被乘数的各位值顺次地赋予中间水平运算单元，能够构成串并联型流水线乘法器。因此，能够容易地构成高集成度、低消耗电功率、高可靠性并且可以高速动作的串联并联型流水线乘法器。

此外，权利要求书中“状态变化率”指的是通过赋予第二被运算数据生成的非易失性存储元件、非易失性负载元件的状态变化的程度。

又，在没有特别声明的情况下，用“/A”表示二进制数(二值信号)“A”的否定(反相信号)。

在上述中，将本发明作为优选实施实方式进行了说明，但是各术语不用于限定，而用于说明，在不脱离本发明的范围和精神的条件下，在权利要求书的范围内，能够进行变更。

Claims (26)

1、一种逻辑运算电路，其特征在于，包括：

用于存储的强电介质电容器，其具有第一以及第二端子，保持与第一被运算数据对应的极化状态；

用于负载的强电介质电容器，其具有第三端子和第四端子，该第三端子与所述用于存储的强电介质电容器的第一端子连接，保持作为所述与第一被运算数据对应的极化状态的具有与所述用于存储的强电介质电容器的极化状态为互补关系的极化状态；和

运算结果输出单元，其根据通过将所述用于负载的强电介质电容器的第四端子与给定基准电位连接且将第二被运算数据赋予所述用于存储的强电介质电容器的第二端子而得到的、所述用于存储的强电介质电容器的第一端子和所述用于负载的强电介质电容器的第三端子之间的耦合节点电位，输出关于给定逻辑算子的所述第一和第二被运算数据的逻辑运算结果，该运算结果输出单元与所述耦合节点连接。

2、根据权利要求1所述的逻辑运算电路，其特征在于，

所述给定基准电位构成为能够从与2个不同的逻辑算子对应的2个不同的基准电位进行选择；

所述给定逻辑算子构成为通过将所选出的所述给定基准电位与所述用于负载的强电介质电容器的第四端子连接，并且通过在赋予所述第二被运算数据前将所述耦合节点预充电到该给定基准电位而进行决定。

3、根据权利要求1或2所述的逻辑运算电路，其特征在于，其被构成为：

将第三被运算数据赋予所述耦合节点；

将第四被运算数据赋予所述用于存储的强电介质电容器的第二端子和所述用于负载的强电介质电容器的第四端子；

与所述第一被运算数据对应的所述用于存储的强电介质电容器和用于负载的强电介质电容器的极化状态，根据所述赋予的第三和第四被运算数据和赋予该第三和第四被运算数据前的所述用于存储的强电介质电容器和用于负载的强电介质电容器的极化状态进行决定。

4、一种逻辑运算电路，其特征在于，包括：

非易失性存储元件，其具有第一和第二端子，保持与作为二进制数据的第一被运算数据s对应的非易失性状态；

非易失性负载元件，其具有第三端子和第四端子，该第三端子与所述非易失性存储元件的第一端子连接，保持与所述第一被运算数据s的取反数据/s对应的非易失性状态；和

运算结果输出单元，其根据通过将所述非易失性负载元件的第四端子维持在从具有互补关系的2个基准电位选出的任意1个基准电位的状态下，在将所述非易失性存储元件的第一端子和所述非易失性负载元件的第三端子之间的耦合节点预充电到所述选出的任意1个基准电位后，将二进制数据的第二被运算数据x赋予所述非易失性存储元件的第二端子而得到的所述非易失性存储元件和非易失性负载元件双方的状态，将关于与所述选出的任意1个基准电位对应的给定逻辑算子的所述第一被运算数据s和所述第二被运算数据x的逻辑运算结果作为二进制数据的运算结果数据z进行输出；

所述运算结果数据z，当令与具有所述互补关系的2个基准电位对应的二进制数据为c和/c时，满足下式，

z＝/c AND x AND/s OR c AND(x OR/s)。

5、根据权利要求4所述的逻辑运算电路，其特征在于，

所述第一被运算数据s与通过将二进制数据的第三被运算数据y1赋予所述耦合节点并且将二进制数据的第四被运算数据y2赋予所述非易失性存储元件的第二端子和所述非易失性负载元件的第四端子而得到的所述非易失性存储元件的新的非易失性状态对应，当令赋予第三和第四被运算数据前的第一被运算数据为sb时，满足下式，

z＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)。

6、一种逻辑运算电路，其特征在于，包括：

非易失性存储元件，其保持与第一被运算数据对应的非易失性状态；

非易失性负载元件，其在耦合节点中与所述非易失性存储元件连接，保持根据所述第一被运算数据不同的状态变化率的非易失性状态；和

运算结果输出单元，其根据通过将第二被运算数据赋予所述非易失性存储元件而得到的该非易失性存储元件和所述非易失性负载元件双方的状态变化量，输出关于给定逻辑算子的所述第一和第二被运算数据的逻辑运算结果。

7、根据权利要求6所述的逻辑运算电路，其特征在于，

所述给定逻辑算子构成为：通过在将从与2个不同的逻辑算子对应的2个不同的基准电位中选出的1个基准电位在所述第二被运算数据的赋予之前赋予所述非易失性负载元件而进行决定。

8、根据权利要求6或7所述的逻辑运算电路，其特征在于，其被构成为：

将第三和第四被运算数据赋予所述非易失性存储元件和所述非易失性负载元件；

根据所述赋予的第三和第四被运算数据、和赋予该第三和第四被运算数据前的所述非易失性存储元件和非易失性负载元件的非易失性状态，决定与所述第一被运算数据对应的所述非易失性存储元件和非易失性负载元件的非易失性状态。

9、根据权利要求1、4或6所述的逻辑运算电路，其特征在于，

所述运算结果输出单元具有用于输出的晶体管，其具有与所述耦合节点连接的控制端子、输出与输入到所述控制端子的控制信号对应的输出信号的输出端子，当所述控制信号被给予比该用于输出的晶体管的阈值电压更接近第一基准电位的电位时该用于输出的晶体管截止，当所述控制信号被给予比该阈值电压更接近第二基准电位的电位时该用于输出的晶体管导通；

所述逻辑运算结果作为该用于输出的晶体管的所述输出信号而获得。

10、一种逻辑运算装置，其特征在于，通过将权利要求1、4或6所述的逻辑运算电路串联和/或并联地配置，进行所希望的逻辑运算。

11、一种逻辑运算装置，其特征在于，包括：

检索字保持单元，其保持作为检索对象的检索字；和

字电路，其保持作为参照对象的参照字并且进行该参照字和所述检索字的一致判断，通过将权利要求1、4或6所述的逻辑运算电路串联和/或并联地配置，保持所述参照字并且进行所述一致判断。

12、根据权利要求11所述的逻辑运算装置，其特征在于，

所述字电路构成为：对于构成所述参照字的各位，采用分别串联连接的一对所述逻辑运算电路，算出与所述参照字的位值和与它对应的所述检索字的位值的“异或非”对应的逻辑值，通过全部并联连接各所述一对所述逻辑运算电路的输出，算出与对每一位算出的所述“异或非”对应的全部逻辑值的“逻辑与”对应的逻辑值，将与算出的所述“逻辑与”对应的逻辑值作为该字电路的一致判断输出。

13、一种逻辑运算装置，其特征在于，包括：

检索字保持单元，其保持作为检索对象的检索字；和

字电路，其保持作为参照对象的参照字并且进行该参照字和所述检索字的大小比较判断，通过将权利要求1、4或6所述的逻辑运算电路串联和/或并联地配置，保持所述参照字和进行所述大小比较判断。

14、根据权利要求13所述的逻辑运算装置，其特征在于，

所述字电路构成为：采用多个所述逻辑运算电路，构成所述检索字的位中至少1个着眼位的位值比与它对应的所述参照字的位的位值大，并且当构成所述检索字的位中比所述着眼位处于上位的各位的位值和与它们对应的所述参照字的各位的位值分别相等时，生成所述检索字比所述参照字大的比较判断输出。

15、一种逻辑运算装置，其特征在于，用于进行2个以上的二进制数的相加运算，通过将权利要求1、4或6所述的逻辑运算电路串联和/或并联地配置，进行所述相加运算。

16、根据权利要求15所述的逻辑运算装置，其特征在于，

所述逻辑运算包含被加数和加数的相加运算；

所述逻辑运算装置具有运算所述被加数和加数的相加运算结果的相加运算结果运算单元、和运算该相加运算中的进位信息的进位信息运算单元；

所述相加运算结果运算单元构成为：采用多个所述逻辑运算电路，根据所述被加数、加数和来自前一位的所述进位信息，运算所述相加运算结果，将算出的所述相加运算结果作为该相加运算结果运算单元的输出；

所述进位信息运算单元构成为：采用多个所述逻辑运算电路，根据所述被加数、加数和来自前一位的所述进位信息，运算该位中的进位信息，将算出的所述进位信息作为该进位信息运算单元的输出。

17、一种逻辑运算装置，其特征在于，将逻辑运算分割成多个阶段，顺次连续地实施，通过将权利要求1、4或6所述的逻辑运算电路串联和/或并联地配置，进行所述逻辑运算。

18、根据权利要求15所述的逻辑运算装置，其特征在于，

所述逻辑运算包含均带有符号的二进制数的被加数和加数的相加运算；

所述逻辑运算装置包括：

第一阶段运算单元，其采用所述逻辑运算电路，进行第一阶段的运算，该第一阶段的运算包含算出与所述被加数和加数对应的2个二进制数并存储起来的动作；

第二阶段运算单元，其在所述第一阶段的运算之后进行第二阶段的运算，该第二阶段的运算包含采用并联连接的一对所述逻辑运算电路将与所述2个二进制数的“异或”对应的1个二进制数作为第一相加运算结果算出并存储的动作、和采用所述逻辑运算电路而根据所述被加数和加数算出的该位中的第一进位信息存储起来的动作；

第三阶段运算单元，其在所述第二阶段的运算之后进行第三阶段的运算，该第三阶段的运算包含采用并联连接的另一对所述逻辑运算电路将与所述第一相加运算结果和来自前一位的所述第一进位信息的“异或”对应的1个二进制数作为第二相加运算结果算出并存储的动作、和采用所述逻辑运算电路而根据所述被加数、加数和来自所述前一位的第一进位信息将在该位中的第二进位信息算出并存储的动作；和

第四阶段运算单元，其在所述第三阶段的运算之后进行第四阶段的运算，该第四阶段的运算包含采用所述逻辑运算电路，根据所述第二相加运算结果和来自上位的所述第二进位信息，算出作为该逻辑运算装置的相加运算结果的带有符号的二进制数并存储的动作。

19、一种逻辑运算装置，该逻辑运算装置将2个二进制数的乘法分割成多个水平顺次连续地实施，其特征在于，包括：

部分积生成单元，其生成与被乘数和乘数的部分积对应的带有符号的部分积；和

相加运算单元，其将权利要求18所述的逻辑运算装置作为要素运算装置而准备多个，与所述各水平对应地将该要素运算装置配置在多个段中，将所述带有符号的部分积和/或前段的相加运算结果作为输入，顺次地实施在各个段的相加运算，得到与所述被乘数和乘数的积对应的带有符号的二进制数。

20、根据权利要求19所述的逻辑运算装置，其特征在于，

所述部分积生成单元根据所述被乘数和乘数生成个数为约1/4该乘数的位数的带有符号的部分积；

所述相加运算单元构成为：将1个以上的通过并联多个所述要素运算装置能够将2个所述带有符号的部分积相加运算而构成的相加运算单元配置在进行各水平的运算的各水平运算单元中；

进行第一水平运算的第一水平运算单元，采用并联配置的多个所述相加运算单元，进行输入所述带有符号的部分积的相加运算，实施算出在所述部分积生成单元中生成的个数实质上为1/2带有符号的部分积的总个数的第一水平的相加运算结果并存储起来的动作；

进行中间水平运算的各中间水平运算单元，采用并联配置的多个所述相加运算单元，进行输入前一水平的相加运算结果的相加运算，实施算出个数实质上为前一水平的相加运算结果个数的1/2的中间水平的相加运算结果并存储起来的动作；

进行最终水平运算的各最终水平运算单元，采用1个所述相加运算单元，进行输入前一水平的相加运算结果的相加运算，实施算出1个最终水平的相加运算结果，并且将算出的最终水平的相加运算结果作为与所述被乘数和乘数的积对应的带有符号的二进制数存储起来的动作。

21、根据权利要求15所述的逻辑运算装置，其特征在于，

所述逻辑运算包含被加数、加数和来自下位的进位的3个二进制数的相加运算；

所述逻辑运算装置包括：

第一相加运算阶段运算单元，其进行第一相加运算阶段的运算，该第—相加运算阶段的运算包含采用并联连接的一对所述逻辑运算电路，将与所述3个二进制数中2个二进制数对应的二进制数的“异或”对应的二进制数作为第一相加运算结果算出并存储的动作；和

第二阶段运算单元，其在所述第一阶段的运算之后进行第二阶段的运算，该第二阶段的运算包含：采用并联连接的另一对所述逻辑运算电路，将与所述第一相加运算结果和在所述3个二进制数中剩余的1个二进制数对应的二进制数的“异或”对应的二进制数作为第二相加运算结果算出并存储，并且将该第二相加运算结果作为该逻辑运算装置的相加运算结果进行输出的动作；和采用多个所述逻辑运算电路根据所述3个二进制数输出所述3个二进制数的相加运算中的进位的动作。

22、一种逻辑运算装置，将2个二进制数的乘法分割成多个水平顺次连续地实施，其特征在于，包括：

部分积生成单元，其生成被乘数和乘数的部分积；和

相加运算单元，其将权利要求21所述的逻辑运算装置作为要素运算装置而准备好多个，与所述各水平对应地将该要素运算装置配置在多个段中，将所述部分积和/或前段的相加运算结果作为输入顺次地实施在各个段的相加运算，得到运算结果。

23、根据权利要求22所述的逻辑运算装置，其特征在于，

所述多个水平，其个数至少与乘数的位数相当；

所述部分积生成单元由分别配置在进行各水平运算的各水平运算单元中的要素部分积生成单元构成；

所述相加运算单元由分别配置在进行至少第二水平以后的运算的各水平运算单元中的所述要素运算装置构成；

进行至少第二水平以后的运算的各水平运算单元包括：

第一阶段运算单元，其进行包含将在构成被乘数的各位中成为现在的运算对象的1个位作为运算对象被乘数位存储的动作的第一阶段的运算；

第二阶段运算单元，其在所述第一阶段的运算之后进行第二阶段的运算，该第二阶段的运算包含采用所述要素部分积生成单元，算出所述运算对象被乘数位和构成乘数的各位中与该水平对应的位的“逻辑与”，作为该运算对象被乘数位的该水平中的要素部分积并存储的动作；和

第三和第四阶段运算单元，其在所述第二阶段的运算之后进行第三和第四阶段的运算，该第三和第四阶段的运算包含采用所述要素运算装置，运算该水平中的要素部分积、前一水平中的部分积、和该运算对象被乘数位的前一位的该水平中的进位的3个二进制数之和，作为该运算对象被乘数位的该水平中的部分积存储起来，并且将进行该相加运算时生成的进位作为该运算对象被乘数位的该水平中的进位存储起来的动作。

24、一种逻辑运算方法，进行关于给定逻辑算子的第一和第二被运算数据的逻辑运算，其特征在于，包括：

写入步骤，准备非易失性存储元件和非易失性负载元件，该非易失性存储元件具有第一和第二端子，保持与所述第一被运算数据对应的非易失性状态，该非易失性负载元件保持根据所述第一被运算数据不同的状态变化率的非易失性状态，其具有第三端子和第四端子，该第三端子在耦合节点中与所述非易失性存储元件的第一端子连接；和

读出步骤，根据通过使所述非易失性负载元件的第四端子与给定基准电位连接并且将第二被运算数据赋予所述非易失性存储元件的第二端子而得到的该非易失性存储元件和所述非易失性负载元件双方的状态变化量，进行所述逻辑运算。

25、根据权利要求24所述的逻辑运算方法，其特征在于，

所述给定基准电位构成为能够从与2个不同的逻辑算子对应的2个不同的基准电位中进行选择；

所述读出步骤包括：

将所述选出的给定基准电位赋予所述非易失性存储元件的第四端子和所述耦合节点的步骤；和

在维持所述给定基准电位的、到所述非易失性负载元件的第四端子的赋予的情况下，停止到所述耦合节点的赋予，在该状态下将第二被运算数据赋予所述非易失性存储元件的第二端子的步骤。

26、根据权利要求24或25所述的逻辑运算方法，其特征在于，

所述写入步骤构成为：通过将第三被运算数据赋予所述耦合节点并且将第四被运算数据赋予所述非易失性存储元件的第二端子和所述非易失性负载元件的第四端子，根据所述赋予的第三和第四被运算数据、和在赋予该第三和第四被运算数据前的所述非易失性存储元件和非易失性负载元件的非易失性状态，决定与所述第一被运算数据对应的所述非易失性存储元件和非易失性负载元件的新的非易失性状态。

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