JP3853766B2

JP3853766B2 - 論理演算回路および論理演算装置

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Publication number: JP3853766B2
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Inventors: 敬和藤森
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Description

この発明は論理演算回路および論理演算装置に関し、とくに、強誘電体コンデンサを用いた論理演算回路および論理演算装置に関する。

強誘電体コンデンサを用いた回路として、不揮発性メモリが知られている（たとえば、特許文献１参照）。強誘電体コンデンサを用いることで、低電圧にて書き換え可能な不揮発性メモリを実現することができる。

しかしながら、従来のこのような回路では、データを記憶することはできてもデータの論理演算を行うことはできなかった。
特開２０００−２９９０００号公報

この発明は、このような従来の強誘電体コンデンサを用いた回路の問題点を解消し、強誘電体コンデンサを用いてデータの論理演算を行うことができる論理演算回路および論理演算装置を提供することを目的とする。

本発明は、ＮＡＮＤまたはＮＯＲ論理演算に対応する論理演算子に対応する分極状態を保持する第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、論理演算子に対応する分極状態を保持した第１の強誘電体コンデンサの第１および第２の端子に第１および第２の被演算データをそれぞれ付与する第１および第２の信号線であって、第１および第２の端子にそれぞれ接続された第１および第２の信号線と、前記２つの被演算データの付与により決定される第１の強誘電体コンデンサの残留分極状態が第１の残留分極状態および当該第１の残留分極状態と逆の分極方向の第２の残留分極状態のいずれかである場合に、当該第１の強誘電体コンデンサの残留分極状態に基づいて論理演算子についての第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、第１の信号線に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する第２の強誘電体コンデンサを備え、論理演算結果の出力に際し、第１および第２の信号線がいずれも第１の基準電位に接続されたあとその接続が解除され、その後、第２の信号線が第２の基準電位に接続されたことを条件として、第１の信号線に発生する電位に基づいて論理演算結果を出力する、演算結果出力部と、を備え、第１の強誘電体コンデンサの面積に対する第２の強誘電体コンデンサの面積の比率Ｒaが次式を満足する論理演算回路であることを特徴とする。

１／（１＋Ｃ0／Ｃ1・Ｒa）−１／（１＋Ｒa）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
ただし、Ｃ0：第１の強誘電体コンデンサの非反転時の平均容量、Ｃ1：第１の強誘電体コンデンサの反転時の平均容量、である。

本発明は、また、所定の論理演算子に対応する残留分極状態を保持する第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、第１の強誘電体コンデンサの第１および第２の端子に２値データである第１および第２の被演算データｙ１およびｙ２をそれぞれ付与することにより得られる第１の強誘電体コンデンサの分極状態に基づいて、論理演算子についての第１および第２の被演算データｙ１およびｙ２の論理演算結果を２値データである演算結果データzとして出力する演算結果出力部であって、第１の端子に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する第２の強誘電体コンデンサを備え、論理演算結果の出力に際し、第１ないし第３の端子がいずれも第１の基準電位に接続されたあとその接続が解除され、その後、第２の端子が第２の基準電位に接続されたことを条件として、第１および第３の端子に発生する電位に基づいて論理演算結果を出力する、演算結果出力部と、を備え、第１の強誘電体コンデンサの面積に対する第２の強誘電体コンデンサの面積の比率Ｒaが次式を満足する論理演算回路であることを特徴とする。

当該論理演算回路は、所定の論理演算子に対応する第１の強誘電体コンデンサの残留分極状態を２値データである状態データｓで表現するとき、演算結果データｚは、実質的に次式を満足するよう構成されている。

ｚ＝／ｓ AND ｙ１ NAND ／ｙ２ OR ｓ AND （ｙ１ NOR ／ｙ２）

本発明は、また、第１および第２の端子を有する第１の強誘電体コンデンサと、第１の端子に接続される第３の端子および第１の基準電位に接続される第４の端子を有する第２の強誘電体コンデンサと、を備え、第１および第２の強誘電体コンデンサがいずれも第１の基準電位にプリチャージされ、その後、第４および第２の端子がそれぞれ第１および第２の基準電位に接続されたことを条件として、相互に接続された第１および第３の端子に発生する電位に基づいて、プリチャージ以前に、第１および第２の端子に印加された電圧の履歴に対応した論理演算結果を出力する論理演算回路であって、第１の強誘電体コンデンサの非反転時の平均容量に対する第２の強誘電体コンデンサの非反転時の平均容量の比率Ｒが次式を満足する論理演算回路であることを特徴とする。

１／（１＋Ｃ0／Ｃ1・Ｒ）−１／（１＋Ｒ）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
ただし、Ｃ0：第１の強誘電体コンデンサの非反転時の平均容量、Ｃ1：第１の強誘電体コンデンサの反転時の平均容量、である。

本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。

請求項１の論理演算回路は、ＮＡＮＤまたはＮＯＲ論理演算に対応する論理演算子に対応する分極状態を保持する第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、論理演算子に対応する分極状態を保持した第１の強誘電体コンデンサの第１および第２の端子に第１および第２の被演算データをそれぞれ付与する第１および第２の信号線であって、第１および第２の端子にそれぞれ接続された第１および第２の信号線と、前記２つの被演算データの付与により決定される第１の強誘電体コンデンサの残留分極状態が第１の残留分極状態および当該第１の残留分極状態と逆の分極方向の第２の残留分極状態のいずれかである場合に、当該第１の強誘電体コンデンサの残留分極状態に基づいて論理演算子についての第１および第２の被演算データの論理演算結果を出力する演算結果出力部とを備えている。

演算結果出力部は、第１の信号線に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する第２の強誘電体コンデンサを備えており、論理演算結果の出力に際し、第１および第２の信号線がいずれも第１の基準電位に接続されたあとその接続が解除され、その後、第２の信号線が第２の基準電位に接続されたことを条件として、第１の信号線に発生する電位に基づいて論理演算結果を出力する。

第１の強誘電体コンデンサの面積に対する第２の強誘電体コンデンサの面積の比率Ｒaは次式を満足する。

したがって上記論理演算回路によれば、第１の強誘電体コンデンサの残留分極状態と論理演算結果とを対応させておくことで、所定の論理演算子に対応する分極状態を保持させた第１の強誘電体コンデンサに第１および第２の被演算データを付与することにより得られる第１の強誘電体コンデンサの新たな残留分極状態に基づいて、当該論理演算子についての第１および第２の被演算データの論理演算結果を得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。また、第１の強誘電体コンデンサの面積に対する第２の強誘電体コンデンサの面積の比率Ｒaを所定の範囲に設定することで、論理演算結果を読み出す際の出力電圧検出マージンを大きくすることが可能となる。このため、論理演算の高速化を図ることができる。

請求項２の論理演算回路においては、第１および第２の信号線は、第１および第２の被演算データがそれぞれ付与される前に、論理演算子に対応する分極状態を第１の強誘電体コンデンサに生じさせるために、第１の基準電位および第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続されることを特徴としている。

したがって、第１および第２の信号線を介して、所望の論理演算子を強誘電体コンデンサに記憶させることができる。このため、第１および第２の被演算データのみならず、論理演算子も、随時、書き換えることができる。すなわち、任意の２つのデータについて所望の論理演算を高速に行うことが可能となる。

請求項３の論理演算回路においては、演算結果出力部は、第１の信号線に接続される制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタを備えている。出力用トランジスタのしきい値電圧は、第１の強誘電体コンデンサにおける第１および第２の残留分極状態に対応して論理演算の際に第１の信号線に生ずる２つの電位の間の電圧である。

したがって、第１の強誘電体コンデンサの第１または第２の残留分極状態として保持されていた論理演算結果を、当該出力用トランジスタのＯＮまたはＯＦＦの形で直接得ることができる。このため、センスアンプを不要にして、コンパクトかつ高速動作可能な論理演算回路を実現することができる。

請求項４の論理演算回路においては、出力用トランジスタのしきい値電圧は、第１の強誘電体コンデンサにおける第１および第２の残留分極状態に対応して論理演算の際に第１の信号線に生ずる２つの電位のほぼ中央の電圧であることを特徴としている。

したがって、論理演算結果を検出する際の出力用トランジスタの動作マージンが最大となる。このため、さらに確実かつ高速に論理演算を行うことができる。

請求項５の論理演算回路は、所定の論理演算子に対応する残留分極状態を保持する第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、第１の強誘電体コンデンサの第１および第２の端子に２値データである第１および第２の被演算データｙ１およびｙ２をそれぞれ付与することにより得られる第１の強誘電体コンデンサの分極状態に基づいて、前記論理演算子についての第１および第２の被演算データｙ１およびｙ２の論理演算結果を２値データである演算結果データzとして出力する演算結果出力部と、を備えている。

演算結果出力部は、第１の端子に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する第２の強誘電体コンデンサを備えている。

演算結果出力部は、論理演算結果の出力に際し、第１ないし第３の端子がいずれも第１の基準電位に接続されたあとその接続が解除され、その後、第２の端子が第２の基準電位に接続されたことを条件として、第１および第３の端子に発生する電位に基づいて論理演算結果を出力する。

１／（１＋Ｃ0／Ｃ1・Ｒa）−１／（１＋Ｒa）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
ただし、Ｃ0：第１の強誘電体コンデンサの非反転時の平均容量、Ｃ1：第１の強誘電体コンデンサの反転時の平均容量である。

所定の論理演算子に対応する第１の強誘電体コンデンサの残留分極状態を２値データである状態データｓで表現するとき、演算結果データｚは、実質的に次式を満足するよう構成されている。

ｚ＝／ｓ AND ｙ１ NAND ／ｙ２ OR ｓ AND （ｙ１ NOR ／ｙ２）

したがって、第１の強誘電体コンデンサの分極状態と演算結果データzとを対応させておくことで、所定の論理演算子に対応する残留分極状態ｓを保持させた第１の強誘電体コンデンサに第１および第２の被演算データｙ１およびｙ２を付与することにより得られる第１の強誘電体コンデンサの新たな分極状態に基づいて、当該論理演算子についての第１および第２の被演算データｙ１およびｙ２の論理演算結果ｚを得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。また、第１の強誘電体コンデンサの面積に対する第２の強誘電体コンデンサの面積の比率Ｒaを所定の範囲に設定することで、論理演算結果を読み出す際の出力電圧検出マージンを大きくすることができる。このため、論理演算の高速化を図ることができる。

請求項６の論理演算回路は、第１および第２の端子を有する第１の強誘電体コンデンサと、第１の端子に接続される第３の端子および第１の基準電位に接続される第４の端子を有する第２の強誘電体コンデンサと、を備えている。論理演算回路においては、第１および第２の強誘電体コンデンサがいずれも第１の基準電位にプリチャージされ、その後、第４および第２の端子がそれぞれ第１および第２の基準電位に接続されたことを条件として、相互に接続された第１および第３の端子に発生する電位に基づいて、プリチャージ以前に、第１および第２の端子に印加された電圧の履歴に対応した論理演算結果を出力するよう構成されている。

第１の強誘電体コンデンサの非反転時の平均容量に対する第２の強誘電体コンデンサの非反転時の平均容量の比率Ｒは次式を満足する。

１／（１＋Ｃ0／Ｃ1・Ｒ）−１／（１＋Ｒ）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
ただし、Ｃ0：第１の強誘電体コンデンサの非反転時の平均容量、Ｃ1：第１の強誘電体コンデンサの反転時の平均容量である。

したがって、プリチャージ前に第１および第２の端子に、論理演算子および被演算データに対応する電圧を順次印加しておくことで、これらの論理演算子についての被演算データの論理演算結果を得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。また、第１の強誘電体コンデンサの非反転時の平均容量に対する第２の強誘電体コンデンサの非反転時の平均容量の比率Ｒを所定の範囲に設定することで、論理演算結果を読み出す際の出力電圧検出マージンを大きくすることが可能となる。このため、論理演算の高速化を図ることができる。

請求項７の論理演算装置は、上述のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成したことを特徴とする。

したがって、論理演算部と記憶部とを1つの回路で兼用する上述の論理演算回路を多数組み合わせて所望の論理演算を行わせることで、記憶部を別に設ける従来の論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。すなわち、省電力、省スペース、かつ、高速動作可能な論理演算装置を実現することができる。

請求項８の論理演算装置は、上述のいずれかの論理演算回路を直列および／または並列に配置して加算を行うよう構成した論理演算装置であって、２個以上の２進数の加算を行うことを特徴とする。

したがって、論理演算部と記憶部とを1つの回路で兼用する上述の論理演算回路を多数組み合わせて加算器を構成することで、従来の加算器に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、加算動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。すなわち、省電力、省スペース、かつ、高速動作可能な加算器を実現することができる。

請求項９の論理演算装置においては、２個以上の２進数は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数であり、論理演算装置は、３個の２進数の加算結果を算出する加算結果算出部と、３個の２進数の加算における桁上げを算出する桁上げ算出部と、を備えている。加算結果算出部は、並列に接続された一対の論理演算回路を用いて３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出するとともに、並列に接続された他の一対の論理演算回路を用いて第１の加算結果と３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数を第２の加算結果として算出し、算出された第２の加算結果を当該加算結果算出部の出力とするよう構成されている。桁上げ算出部は、複数の論理演算回路を用いて３個の２進数に基づいて３個の２進数の加算における桁上げを算出し、算出された桁上げを当該桁上げ算出部の出力とするよう構成されたことを特徴とする。

したがって、加算結果を算出して記憶するための２対の論理演算回路および桁上げを算出して記憶するための複数の論理演算回路を用いて全加算器を構成することができる。このため、高集積度、低消費電力、かつ、高速動作可能な全加算器を、容易に構成することができる。

請求項１０の論理演算装置は、上述のいずれかの論理演算回路を直列および／または並列に配置して論理演算を行うよう構成した論理演算装置であって、論理演算を複数のステージに分割して順次連続的に実行することを特徴とする。

したがって、論理演算部と記憶部とを1つの回路で兼用する上述の論理演算回路を多数組み合わせて各ステージを構成することで、従来のパイプライン論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。すなわち、省電力、省スペース、かつ、高速動作可能なパイプライン論理演算装置を実現することができる。

請求項１１の論理演算装置においては、論理演算は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数の加算を含み、論理演算装置は、並列に接続された一対の論理演算回路を用いて３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出して記憶する動作を含む第１加算ステージの演算を行う第１加算ステージ演算部と、並列に接続された他の一対の論理演算回路を用いて第１の加算結果と３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数に対応する２進数を第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の論理演算回路を用いて３個の２進数に基づいて３個の２進数の加算における桁上げを出力する動作と、を含む第２加算ステージの演算を、第１加算ステージの演算に続いて行う第２加算ステージ演算部と、を備えたことを特徴とする。

したがって、加算結果を算出するための２対の論理演算回路および桁上げを算出するための複数の論理演算回路を２つのステージ演算部に分割して配置することで、パイプライン全加算器（Pipelined Full Adder）を構成することができる。このため、高集積度、低消費電力、かつ、高速動作可能なパイプライン全加算器を、容易に構成することができる。

請求項１２の論理演算装置は、２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、被乗数と乗数との部分積を生成する部分積生成部と、上記論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を各レベルに対応させて複数段に配置し、部分積および／または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、を備えたことを特徴とする。

したがって、上述のパイプライン全加算器を要素演算装置として乗算の各レベルに対応させて複数段に配置することで、パイプライン乗算器（Pipelined Multiplier）を構成することができる。このため、高集積度、低消費電力、かつ、高速動作可能なパイプライン乗算器を、容易に構成することができる。

請求項１３の論理演算装置においては、複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、加算部は、少なくとも第２レベル以後の演算を行う各レベル演算部にそれぞれ配置された要素演算装置により構成されている。少なくとも第２レベル以後の演算を行う各レベル演算部は、第１ないし第３ステージ演算部を備えている。第１ステージ演算部は、被乗数を構成する各ビットのうち現在の演算対象となっている１つのビットを演算対象被乗数ビットとして記憶する動作を含む第１ステージの演算を行う。第２ステージ演算部は、要素部分積生成部を用いて、演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第２ステージの演算を、第１ステージの演算に続いて行う。第３および第４ステージ演算部は、要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の３つの２進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶する動作と、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第３および第４ステージの演算を、第２ステージの演算に続いて行う。

したがって、乗数のビット数に相当する数のレベル演算部にそれぞれ対応するビット値を与えておくとともに、被乗数の各ビット値を第１レベル演算部に順次付与してゆき、中間レベル演算部には、所定の遅延をもって前のレベル演算部から被乗数の各ビット値を順次付与してゆくことによって直並列型のパイプライン乗算器を構成することができる。このため、高集積度、低消費電力、かつ、高速動作可能な直並列型のパイプライン乗算器を、容易に構成することができる。

図１は、この発明の一実施形態による論理演算回路１を示す回路図である。論理演算回路１は、不揮発性記憶素子である第１の強誘電体コンデンサＣＦ１、負荷素子である第２の強誘電体コンデンサＣＦ２、出力用トランジスタであるトランジスタＭＰ、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４を備えている。第２の強誘電体コンデンサＣＦ２およびトランジスタＭＰは、演算結果出力部を構成している。トランジスタＭＰ、Ｍ１、Ｍ２、Ｍ３、Ｍ４は、いずれも、ＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。

強誘電体コンデンサＣＦ１の第１の端子３は、第１の信号線７に接続されており、第２の端子５は、第２の信号線９に接続されている。第１の信号線７は、トランジスタＭＰの制御端子であるゲート端子に接続されている。

強誘電体コンデンサＣＦ２の第３の端子１１は、第１の信号線７に接続されており、第４の端子１３は、第１の基準電位である接地電位GNDに接続されている。

第１の信号線７は、トランジスタＭ１を介して第１のビットラインＢＹ１に接続されるとともに、トランジスタＭ３を介して接地電位GNDに接続されている。第２の信号線９は、トランジスタＭ２を介して第２のビットラインＢＹ２に接続されるとともに、トランジスタＭ４を介して第２の基準電位である電源電位Vddに接続されている。

トランジスタＭ１、Ｍ２のゲート端子は、ともに反転クロックライン／ＣＬＫに接続されている。トランジスタＭ３、Ｍ４のゲート端子は、それぞれ、リセットラインＲＳ、クロックラインＣＬＫに接続されている。なお、特にことわらない限り、２進数（２値信号）「Ａ」の否定（反転信号）を「／Ａ」で表すものとする。

トランジスタＭＰの入力端子は、トランジスタＭ５を介して接地電位GNDに接続されている。トランジスタＭＰの出力端子は、出力ラインＭＬに接続されている。出力ラインＭＬは、トランジスタＭ６を介して、電源電位Vddに接続されている。トランジスタＭ５、Ｍ６のゲート端子は、ともにプリセットラインＰＲＥに接続されている。トランジスタＭ５は、ＮチャネルＭＯＳＦＥＴであり、トランジスタＭ６は、ＰチャネルＭＯＳＦＥＴである。

つぎに、強誘電体コンデンサＣＦ１、ＣＦ２の容量比、面積比、およびトランジスタＭＰのしきい値電圧Vthの設定について説明する。図１５は、上記容量比、面積比およびしきい値電圧Vthの設定方法を説明するための図面であり、後述する読み出し動作時における強誘電体コンデンサＣＦ１およびＣＦ２の分極状態をあらわしている。

図１５に示すように、読み出し動作前の強誘電体コンデンサＣＦ１の分極状態がＰ２となっていた場合には、この読み出し動作によって、第１の強誘電体コンデンサＣＦ１の分極状態は、Ｐ２からＰ６に移行する。Ｐ２からＰ６に至る強誘電体コンデンサＣＦ１の平均容量Ｃ1を、強誘電体コンデンサＣＦ１の反転時の平均容量という。

このとき、第２の強誘電体コンデンサＣＦ２の分極状態は、Ｐ１２からＰ６に移行する。Ｐ１２からＰ６に至る強誘電体コンデンサＣＦ２の平均容量ＣLを、強誘電体コンデンサＣＦ２の非反転時の平均容量という。Ｐ１２とＰ６の電位差Ｖa1が、この読み出し動作によって、トランジスタＭＰのゲート端子に発生する電圧である。

一方、読み出し動作前の強誘電体コンデンサＣＦ１の分極状態がＰ１となっていた場合には、この読み出し動作によって、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１からＰ５へと移行する。Ｐ１からＰ５に至る強誘電体コンデンサＣＦ１の平均容量Ｃ0を、強誘電体コンデンサＣＦ１の非反転時の平均容量という。

このとき、第２の強誘電体コンデンサＣＦ２の分極状態は、Ｐ１３からＰ５に移行する。Ｐ１３からＰ５に至る強誘電体コンデンサＣＦ２の平均容量は、上述のＰ１２からＰ６に至る強誘電体コンデンサＣＦ２の平均容量ＣLとほぼ等しい。Ｐ１３とＰ５の電位差Ｖa0が、この読み出し動作によって、トランジスタＭＰのゲート端子に発生する電圧である。

図１６Ａ、図１６Ｂは、図１７の一部を抜き出した図面である。図１６Ａ、図１６Ｂから分かるように、電圧Ｖa0および電圧Ｖa1は、以下の式で表すことができる。

Ｖa0＝Ｃ0／（Ｃ0＋ＣL）・Ｖdd

Ｖa1＝Ｃ1／（Ｃ1＋ＣL）・Ｖdd

ここで、強誘電体コンデンサＣＦ１の非反転時の平均容量Ｃ0に対する強誘電体コンデンサＣＦ２の非反転時の平均容量ＣLの比を容量比Ｒとすれば、図１５に示す電圧Ｖa1と電圧Ｖa0との電位差Ｖdefは、次式（１）で表すことができる。

Ｖdef＝（１／（１＋Ｃ0／Ｃ1・Ｒ）−１／（１＋Ｒ））・Ｖdd・・・・・（１）

電位差Ｖdefが最大となるような容量比ＲをＲ＝Ｒ0とすると、Ｒ0は次の微分方程式の解となる。

ｄＶdef／ｄＲ＝０

上式を解けば、電位差Ｖdefが最大となるような比Ｒ0は次式（２）で表すことができる。なお、本願の明細書および請求の範囲において、「√（Ｘ）」は、「Ｘの平方根」を表すものとする。

Ｒ0＝√（Ｃ1／Ｃ0）・・・・・（２）

したがって、電位差Ｖdefの最大値をＶdef.maxと表現すると、Ｖdef.maxは次式（３）で表される。

Ｖdef.max＝（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））・Ｖdd
・・・・・（３）

ここで、論理演算回路１の読み出し動作において要求される電位差Ｖdefが少なくとも上記最大値Ｖdef.maxのＢ倍であるとすると、電位差Ｖdefは、次式で表される。

Ｖdef≧Ｂ・Ｖdef.max

すなわち、論理演算回路１の読み出し動作において要求される電位差Ｖdefを得るためには、容量比Ｒが次式（４）を満足すればよい。

１／（１＋Ｃ0／Ｃ1・Ｒ）−１／（１＋Ｒ）
≧Ｂ・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））・・・・（４）

容量比Ｒは、強誘電体コンデンサＣＦ１の非反転時の平均容量Ｃ0に対する強誘電体コンデンサＣＦ２の非反転時の平均容量ＣLの比であるが、強誘電体コンデンサＣＦ１およびＣＦ２を同一工程で造り込む場合のように、強誘電体コンデンサＣＦ１およびＣＦ２を構成する強誘電体層の材質および厚さが同一である場合には、この容量比Ｒは、強誘電体コンデンサＣＦ１の面積に対する強誘電体コンデンサＣＦ２の面積の比（面積比Ｒa）と、ほぼ等しくなる。

論理演算回路１においては、強誘電体コンデンサＣＦ１およびＣＦ２を構成する強誘電体層の材質および厚さを同一としている。したがって、このような場合には、上述の式（４）においてＲ＝Ｒaとすると、同式は、論理演算回路１の強誘電体コンデンサＣＦ１およびＣＦ２の面積比Ｒaが満たすべき条件を示していることになる。以下、特に断らないかぎり、上記各式は、容量比Ｒに代えて、強誘電体コンデンサＣＦ１およびＣＦ２の面積比Ｒaについて記述したものと考えることとする。

論理演算回路１の読み出し動作において要求される電位差Ｖdefは、論理演算の高速化の観点からすると、大きいほどよいので、最大値Ｖdef.maxに対する電位差Ｖdefの比率Ｂの値は０．７５以上であることが好ましい。より好ましくは、０．８以上であり、さらに好ましくは０．９以上である。最も好ましいのはＢ≒１である。

この実施形態においては、強誘電体コンデンサＣＦ１およびＣＦ２の面積比Ｒaが、Ｂ＝０．７５とした場合の式（４）を満足するよう、強誘電体コンデンサＣＦ１およびＣＦ２を構成している。

図１７は、強誘電体コンデンサＣＦ１の非反転時の平均容量Ｃ0と反転時の平均容量Ｃ1との比Ｃ1／Ｃ0をパラメータとして、強誘電体コンデンサＣＦ１、ＣＦ２の面積比Ｒaと電位差Ｖdefとの関係を示す上述の式（１）を表したグラフである。図１７から、電位差Ｖdefが最大となる面積比Ｒaは、比Ｃ1／Ｃ0の値によってやや異なり、たとえば、比Ｃ1／Ｃ0が「４」程度だと、面積比Ｒaが「２」程度のときに電位差Ｖdefが最大となることがわかる。なお、この実施形態においては、Ｖdd＝５ボルトとしている。

図１８は、最大値Ｖdef.maxに対する電位差Ｖdefの比率Ｂ、および比Ｃ1／Ｃ0をパラメータとした場合における、上述の式（４）を満たす面積比Ｒaの下限ＲＬおよび上限ＲＵの値を示す表である。たとえば、比率Ｂを「０．９」、比Ｃ1／Ｃ0を「４」とすると、面積比Ｒaの下限ＲＬおよび上限ＲＵはそれぞれ「１．０」「３．９」となる。したがって、この場合、強誘電体コンデンサＣＦ２の面積は、強誘電体コンデンサＣＦ１の１．０〜３．９倍に設定されることになる。

なお、最も好ましいのは、電位差Ｖdefが最大値Ｖdef.maxにほぼ等しくなる場合である。たとえば、比Ｃ1／Ｃ0が「４」、「３」、「２」のとき、電位差Ｖdefが最大値Ｖdef.maxにほぼ等しくなる面積比Ｒaは、上述の式（２）から、それぞれ「２」、「１．７」、「１．４」程度となる。

このようにして、強誘電体コンデンサＣＦ１、ＣＦ２の面積比Ｒaが決定される。

さて、図１５に示すように、トランジスタＭＰのしきい値電圧Vthは、ほぼ１／２・（Ｖa0＋Ｖa1）に設定されている。このように設定することで、トランジスタＭＰのＯＮ／ＯＦＦ動作マージンを、ほぼ±１／２・Ｖdefと、最も大きくすることができる。

前述のように電位差Ｖdef自体ができるだけ大きくなるように強誘電体コンデンサＣＦ１、ＣＦ２の面積比Ｒaを設定し、かつ、上述のように、トランジスタＭＰのしきい値電圧Vthをほぼ１／２・（Ｖa0＋Ｖa1）に設定することで、トランジスタＭＰのＯＮ／ＯＦＦ動作マージンを極めて大きくすることができる。

この結果、センスアンプなどの増幅回路を用いることなく高速読み出し動作が可能となる。すなわち、論理演算回路１は、高速動作が要求される論理演算に最適な構成となっている。また、センスアンプを用いないので、高集積化が容易である。このため、複雑な論理演算を行うコンパクトな論理演算装置を実現することが容易となる。

つぎに、図１に示す論理演算回路１の動作について説明する。図２は、論理演算回路１の動作を示すタイミングチャートである。

リセット動作（Reset）においては、クロックラインＣＬＫ、リセットラインＲＳには、ともに"Ｈ"電位（すなわち、電源電位Vdd）が与えられる。なお、ビットラインＢＹ１，ＢＹ２には、ともに、"Ｌ"電位（すなわち、接地電位GND）が与えられている。

図３Ａ、図３Ｂは、それぞれ、リセット動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図３Ａに示すように、トランジスタＭ１，Ｍ２は、ともに、ＯＦＦとなっており、トランジスタＭ３，Ｍ４は、ともに、ＯＮとなっている。したがって、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５には、それぞれ、"Ｌ"，"Ｈ"が印加されている。

図３Ｂに示すように、このとき、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１またはＰ２の状態から、Ｐ３へと移行する。なお、第１の端子３および第２の端子５への電圧の印加が解除されると、強誘電体コンデンサＣＦ１の分極状態は、Ｐ３から残留分極状態Ｐ１へと移行する。この残留分極状態Ｐ１が、後述するように、論理演算子であるNAND（論理積の否定）に対応している。このように、リセット動作により、論理演算回路１の論理演算子を設定することができる。

なお、図３Ａにおいては、トランジスタＭ３の一方の入出力端子を接地電位GNDに接続するとともに、トランジスタＭ４の一方の入出力端子を電源電位Vddに接続するよう構成しているが、この発明はこれに限定されるものではない。

たとえば、図３Ａの場合とは逆に、トランジスタＭ３の一方の入出力端子を電源電位Vddに接続するとともに、トランジスタＭ４の一方の入出力端子を接地電位GNDに接続するよう構成することもできる。

このように構成すると、リセット動作時において、図３Ａの場合とは逆に、強誘電体コンデンサＣＦ１の分極状態は、Ｐ４に移行する。この後、第１の端子３および第２の端子５への電圧の印加が解除されると、強誘電体コンデンサＣＦ１の分極状態は、Ｐ４から残留分極状態Ｐ２へと移行する。この残留分極状態Ｐ２は、後述するように、論理演算子であるNOR（論理和の否定）に対応する。

また、トランジスタＭ３の一方の入力端子に、接地電位GNDまたは電源電位Vddのうち任意の一方の電位を印加するとともに、トランジスタＭ４の一方の入出力端子に、接地電位GNDまたは電源電位Vddのうち他方の電位を印加するよう構成することもできる。このように構成すれば、リセット動作において、所望の論理演算子を選択することが可能となる。

なお、残留分極状態Ｐ１、Ｐ２を、それぞれ、第１の残留分極状態（ｓ＝０）、第２の残留分極状態（ｓ＝１）と表現することがある。

なお、図３Ａに示すように、この動作において、プリセットラインＰＲＥには"Ｌ"が与えられているため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは"Ｈ"となっている。

さて、図２に示すように、リセット動作に続いて演算・記憶動作（O/W）が行われる。演算・記憶動作においては、クロックラインＣＬＫ、リセットラインＲＳには、ともに"Ｌ"電位が与えられる。また、ビットラインＢＹ１、ＢＹ２には、それぞれ、第１の被演算データであるｙ１、第２の被演算データであるｙ２が与えられる。

この実施形態においては、ｙ１＝１のとき、ビットラインＢＹ１には、"Ｈ"が与えられ、ｙ１＝０のとき、ビットラインＢＹ１には、"Ｌ"が与えられるよう構成されている。ｙ２とビットラインＢＹ２との関係も、これと同様である。したがって、図２に示す演算・記憶動作においては、第１および第２の被演算データとして、それぞれ、ｙ１＝１、ｙ２＝０が与えられたことになる。

図４Ａ、図４Ｂは、それぞれ、演算・記憶動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図４Ａに示すように、トランジスタＭ１，Ｍ２は、ともに、ＯＮとなっており、トランジスタＭ３，Ｍ４は、ともに、ＯＦＦとなっている。したがって、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５には、それぞれ，"Ｈ"、"Ｌ"が印加されている。

図４Ｂに示すように、このとき、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１からＰ４へと移行する。なお、第１および第２の被演算データとして、それぞれｙ１＝０、ｙ２＝１が与えられた場合には、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１からＰ３へと移行する。また、ｙ１＝０、ｙ２＝０が与えられた場合、ｙ１＝１、ｙ２＝１が与えられた場合には、いずれも、強誘電体コンデンサＣＦ１の分極状態はＰ１のままである。

この演算・記憶動作において、リセット動作によって設定された論理演算子についての第１および第２の被演算データｙ１，ｙ２の論理演算が行われ、当該論理演算の結果に対応する分極状態が強誘電体コンデンサＣＦ１に生ずることとなる。

なお、図４Ａに示すように、この動作においても、プリセットラインＰＲＥには"Ｌ"が与えられているため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは"Ｈ"となっている。

つぎに、図２に示すように、演算・記憶動作に続いて記憶保持動作（Ret.）が行われる。記憶保持動作においては、クロックラインＣＬＫ、リセットラインＲＳには、それぞれ、"Ｌ"、"Ｈ"が与えられる。また、ビットラインＢＹ１、ＢＹ２には、ともに"Ｌ"が与えられる。

図５Ａ、図５Ｂは、それぞれ、記憶保持動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図５Ａに示すように、トランジスタＭ１，Ｍ２、Ｍ３は、すべて、ＯＮとなっており、トランジスタＭ４は、ＯＦＦとなっている。したがって、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５には、ともに、"Ｌ"が印加されている。

図５Ｂに示すように、このとき、強誘電体コンデンサＣＦ１の分極状態は、Ｐ４からＰ２へと移行する。なお、演算・記憶動作において強誘電体コンデンサＣＦ１の分極状態がＰ３であった場合には、強誘電体コンデンサＣＦ１の分極状態は、Ｐ３からＰ１へと移行する。また、演算・記憶動作において強誘電体コンデンサＣＦ１の分極状態がＰ１であった場合には、強誘電体コンデンサＣＦ１の分極状態は、そのまま保持される。

なお、図５Ａに示すように、この動作においても、プリセットラインＰＲＥには"Ｌ"が与えられているため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは"Ｈ"となっている。

つぎに、図２に示すように、記憶保持動作に続いて読み出し動作（Read）が行われる。読み出し動作においては、クロックラインＣＬＫ、リセットラインＲＳには、それぞれ、"Ｈ"、"Ｌ"が与えられる。また、ビットラインＢＹ１、ＢＹ２には、ともに、"Ｌ"が与えられる。

図６Ａ、図６Ｂは、それぞれ、読み出し動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図６Ａに示すように、トランジスタＭ１，Ｍ２、Ｍ３は、すべて、ＯＦＦとなっており、トランジスタＭ４は、ＯＮとなっている。したがって、強誘電体コンデンサＣＦ１の第２の端子５には、"Ｈ"が印加されている。

図６Ｂに示すように、図解法によれば、上述の記憶保持動作において強誘電体コンデンサＣＦ１の分極状態がＰ２となっていた場合、すなわち、第１および第２の被演算データとして、それぞれｙ１＝１、ｙ２＝０が与えられていた場合、この読み出し動作によって、第１の強誘電体コンデンサＣＦ１の分極状態は、Ｐ２からＰ６に移行する。

このとき、第２の強誘電体コンデンサＣＦ２の分極状態は、Ｐ１２からＰ６に移行する。すなわち、トランジスタＭＰのゲート端子の電位Vaは、Ｐ１２の電位（接地電位GND）から、Ｐ６の電位へと変化する。

なお、上述の記憶保持動作において強誘電体コンデンサＣＦ１の分極状態がＰ１となっていた場合、すなわち、第１および第２の被演算データとして、それぞれｙ１＝０、ｙ２＝０が与えられた場合、それぞれｙ１＝１、ｙ２＝１が与えられた場合、それぞれｙ１＝０、ｙ２＝１が与えられた場合には、強誘電体コンデンサＣＦ１の分極状態は、いずれも、Ｐ１からＰ５へと移行する。

また、このとき、第２の強誘電体コンデンサＣＦ２の分極状態は、Ｐ１３からＰ５に移行する。すなわち、トランジスタＭＰのゲート端子の電位Vaは、Ｐ１３の電位（接地電位GND）から、Ｐ５の電位へと変化する。

さて、ここで、トランジスタＭＰのしきい値電圧Vthと接地電位GNDとの差の絶対値Vath（この実施形態においてはVthに等しい）は、Ｐ１２とＰ６の電位差（すなわちＶa1）よりも小さく、かつ、Ｐ１３とＰ５の電位差（すなわちＶa0）よりも大きくなるように設定されている。

このため、記憶保持動作において強誘電体コンデンサＣＦ１の分極状態がＰ２となっていた場合（すなわち、ｓ＝１の場合）には、トランジスタＭＰはＯＮとなり、分極状態がＰ１となっていた場合（すなわち、ｓ＝０の場合）には、トランジスタＭＰはＯＦＦとなる。

また、前述のように電位差Ｖdef自体ができるだけ大きくなるように強誘電体コンデンサＣＦ１、ＣＦ２の面積比Ｒaを設定し、かつ、トランジスタＭＰのしきい値電圧Vthをほぼ１／２・（Ｖa0＋Ｖa1）に設定しているので、トランジスタＭＰのＯＮ／ＯＦＦ動作マージンが極めて大きくなっている。

図６Ａに示すように、読み出し動作時においては、プリセットラインＰＲＥには"Ｈ"が与えられるため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＮ、ＯＦＦとなっている。このため、出力ラインＭＬの値は、トランジスタＭＰのＯＮ、ＯＦＦによって異なる。

すなわち、トランジスタＭＰのＯＮ、ＯＦＦに対応して、出力ラインＭＬの値は"Ｌ"，"Ｈ"となる（図６Ａ参照）。出力ラインＭＬの値"Ｌ"，"Ｈ"を、それぞれ、論理"０"，"１"と対応づければ、第１および第２の被演算データｙ１，ｙ２、出力ラインＭＬの値（論理演算結果）の関係は、図７Ａのようになる。

図７Ａから、この論理演算回路１は、ＭＬ＝ｙ１ NAND ／ｙ２（ｙ１と／ｙ２の論理積の否定）なる論理演算を行うことが分かる。

図２に示すように、リセット動作〜読み出し動作を１サイクルとして、これを繰り返すことで、種々の内容の第１および第２の被演算データの論理演算を行うことができる。

なお、この実施形態においては、リセット動作において、強誘電体コンデンサＣＦ１の残留分極状態がＰ１となるようにする（すなわち、ｓ＝０とする）ことで、論理演算子をNAND（論理積の否定）に設定したが、上述のように、リセット動作において、強誘電体コンデンサＣＦ１の残留分極状態がＰ２となるようにする（すなわち、ｓ＝１とする）ことで、論理演算子をNOR（論理和の否定）に設定することもできる。

図７Ｂは、論理演算子をNORに設定した場合における、第１および第２の被演算データｙ１，ｙ２、出力ラインＭＬの値（論理演算結果）の関係を示す表である。図７Ｂから、この場合、論理演算回路は、ＭＬ＝ｙ１ NOR ／ｙ２（ｙ１と／ｙ２の論理和の否定）なる論理演算を行うことが分かる。

さて、図１に示す論理演算回路１をブロック図で表すと図８Ａのようになる。図８Ａにおいては、強誘電体コンデンサＣＦ１を記憶機能ブロック１５で表し、強誘電体コンデンサＣＦ１，ＣＦ２およびトランジスタＭＰを論理演算機能ブロック１７で表している。

すなわち、図１に示す論理演算回路１は、記憶機能ブロック１５に所定の論理演算子を記憶させ、論理演算機能ブロック１７において、当該論理演算子についての第１および第２の被演算データｙ１，ｙ２の論理演算を行わせ、当該演算結果にしたがってトランジスタＭＰのＯＮ、ＯＦＦを制御する回路と考えることができる。

図８Ｂは、図１に示す論理演算回路１を利用した直列加算器２１を示すブロック図である。直列加算器２１は、全加算器２３，レジスタ機能部２５を備えている。全加算器２３は、２つの１ビットの２進数ａ、ｂおよび下位ビットからの桁上げｃを入力として加算を行い、当該２進数ａ、ｂおよび下位ビットからの桁上げｃの和ｓｕｍならびに桁上げｃａｒｒｙを算出する。レジスタ機能部２５は、クロックラインＣＬＫの制御のもとに、桁上げｃａｒｒｙを、次の桁の加算の際に桁上げｃとして入力する。

直列加算器２１を用いて、複数ビットの２つの数値Ａ、Ｂの加算を行うには、最下位ビットから最上位ビットに至るまで、上述の加算動作を繰り返せばよい。

図９は、図８Ｂに示す直列加算器２１を、論理演算回路１を用いて実現した場合の回路図である。図９に示すように、直列加算器２１は、第１ブロックＢＫ１および第２ブロックＢＫ２を備えている。

第１ブロックＢＫ１は、図１に示す論理演算回路１と同様の３つの論理演算回路３１，４１，６１を備えている。論理演算回路３１，４１，６１は、図１に示す論理演算回路１と同様のクロックラインＣＬＫ、反転クロックライン／ＣＬＫ、リセットラインＲＳを備えており、これらの制御信号線には、論理演算回路１と同様の制御信号が与えられる。ただし、論理演算回路３１，４１，６１は、論理演算回路１のプリセットラインＰＲＥに相当する制御信号線として、反転リセットライン／ＲＳを備えている。反転リセットライン／ＲＳには、リセットラインＲＳの反転信号が与えられる。

第２ブロックＢＫ２は、図１に示す論理演算回路１と同様の４つの論理演算回路３２，４２，５２，６２を備えている。論理演算回路３２，４２，５２，６２においても、制御信号ラインの接続は、第１ブロックＢＫ１を構成する論理演算回路３１，４１，６１の場合とほぼ同じである。ただし、第１ブロックＢＫ１と第２ブロックＢＫ２とでは、クロックラインＣＬＫおよび反転クロックライン／ＣＬＫの接続が逆になっている。

図１０は、第１ブロックＢＫ１を構成する論理演算回路３１，４１，６１、および第２ブロックＢＫ２を構成する論理演算回路３２，４２，５２，６２、それぞれに付与される制御信号を示すタイミングチャートである。第１ブロックＢＫ１を構成する論理演算回路と第２ブロックＢＫ２を構成する論理演算回路とは、ともに、クロックラインＣＬＫに与えられる制御信号の１周期で１動作を行うよう構成されているが、両者の動作は、当該制御信号の１／２周期分ずれていることがわかる。

図９に戻って、第１ブロックＢＫ１を構成する論理演算回路３１においては、論理演算回路１（図８Ａ参照）の場合と同様に、記憶機能ブロック３３に論理演算子を記憶させておく。論理演算機能ブロック３５においては、当該論理演算子について、第１および第２の被演算データであるｂおよび下位ビットからの桁上げｃの演算を行う。

この演算結果にしたがってトランジスタ３７のＯＮ、ＯＦＦを制御する。したがって、トランジスタ３７の出力は「ｂ NAND ／ｃ」となる。ここで、論理積（AND）および論理和（ＯＲ）を、それぞれ「・」および「＋」で表現することとすれば、トランジスタ３７の出力は「／（ｂ・／ｃ）」となる。

同様に、論理演算回路４１のトランジスタ４７の出力は「／（ｃ・／ｂ）」となる。

ワイヤードＯＲ５１において、論理演算回路３１のトランジスタ３７の出力と論理演算回路４１のトランジスタ４７の出力との負論理の論理和（すなわち正論理の論理積）が計算される。したがって、ワイヤードＯＲ５１の出力ラインＭＬ１１の値は「／（（ｂ・／ｃ）＋（ｃ・／ｂ））」となる。したがって、図９に示すインバータ５３の出力は「（ｂ・／ｃ）＋（ｃ・／ｂ）」すなわち「ｂEXORｃ」（ｂとｃの排他的論理和）となる。

一方、論理演算回路６１のトランジスタ６７の出力端子に接続されている出力ラインＭＬ１２の値は「／（ｂ・ｃ）」となる。したがって、図９に示すインバータ５３の出力は、「ｂ・ｃ」となる。

同様に、第２ブロックＢＫ２においては、インバータ５４の出力、すなわち直列加算器２１の出力である和ｓｕｍは、「ａEXORｂEXORｃ」となる。また、インバータ５６の出力、すなわち直列加算器２１の桁上げｃａｒｒｙは、「ｂ・ｃ＋ａ・（ｂEXORｃ）」となる。

このように、図１に示す論理演算回路１を用いることで、直列加算器２１を容易に構成することができる。

図１１は、図１に示す論理演算回路１を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。このパイプライン乗算器１４１は、４ビットの被乗数ｓと４ビットの乗数ｂとの乗算を、乗数ｂのビット数すなわち４つのレベルに分割して順次連続的に実行するよう構成されている。図１１に示すように、第１〜第４レベル演算部１４１ａ〜１４１ｄが、第１〜第４レベルの演算を行う。

たとえば、第２レベル演算部１４１ｂは、要素部分積生成部である論理積回路１４２と、要素演算装置である直列型のパイプライン全加算器１４３とを備えている。なお、図中、四角で囲んだｓｔは記憶部を示すシンボルであり、円で囲んだ＋は全加算器を示すシンボルである。第２および第３レベル演算部１４１ｃおよび１４１ｄも同様の構成である。ただし、第１レベル演算部１４１ａは、全加算器を備えていない。

図１２は、パイプライン乗算器１４１の動作を説明するための図面である。図中左から右へと順に第１〜第４レベルの動作を表す。また、各レベルの動作について、図中、上から下へとステップの進行（時間の経過）を示す。図中、円で囲まれたＶは論理積回路１４２を示すシンボルである。また、図中、第２〜第４レベルにおいて、同一レベル内で隣接する全加算器を示すシンボルを上から下へと結ぶ矢印付きの破線は、桁上げの流れを示す。

たとえば、パイプライン乗算器１４１の第２レベル演算部１４１ｂにおける動作すなわち第２レベルの動作は、図１２の左から２列目で表される。したがって、第２レベル演算部１４１ｂのたとえば第３ステップ（第３サイクル）の動作は、図１２の左から２列目の上から３つ目の動作、すなわち図中Ｑで表される。パイプライン乗算器１４１の第２レベル演算部１４１ｂの第３ステップにおける動作を説明する。

まず、論理積回路１４２において、被乗数ｓを構成する４つのビットのうち第２レベルにおいて現在の演算対象となっている演算対象被乗数ビットｓ1と、乗数ｂを構成する４つのビットのうち第２レベルに対応するビットｂ1との論理積が算出され、つぎに、算出された上記論理積、前のレベルである第１レベルにおける部分積、および演算対象被乗数ビットｓ1の前のビットｓ0についての第２レベルにおける桁上げ、の３つの２進数の和が、パイプライン全加算器１４３を用いて算出される。

パイプライン全加算器１４３において算出された結果が、演算対象被乗数ビットｓ1の第２レベルにおける部分積として、次レベルである第３レベルに送られる。また、この加算の際に生じた桁上げが演算対象被乗数ビットｓ1の第２レベルにおける桁上げとして記憶される。

第３および第４レベル演算部１４１ｃおよび１４１ｄの動作も同様である。ただし、第１レベル演算部１４１ａは、要素部分積である論理積を算出するが、加算は行わない。

図１３は、パイプライン乗算器１４１の第２レベル演算部１４１ｂの構成を示すブロック図である。図１４は、第２レベル演算部１４１ｂの構成を示す論理回路図である。図１４において、多数の小さい横長の長方形は、それぞれ、記憶部を表す。第２レベル演算部１４１ｂは、第２レベルの論理演算を４つのステージに分割して順次連続的に実行するよう構成されている。

図１３に示すように、第２レベル演算部１４１ｂの第１〜第４ステージ演算部１４５ａ〜１４５ｄが、第１〜第４ステージの演算を行う。図中、四角で囲まれたＦＰは、それぞれ、図１に示す論理演算回路１（Functional Pass Gate）を表す。

第１ステージ演算部１４５ａは、被乗数ｓを構成する各ビットのうち現在の演算対象となっている１つのビットを取り込んで、演算対象被乗数ビットｓjとして記憶する動作を行う。

第２ステージ演算部１４５ｂは、前ステージにおいて記憶されていた演算対象被乗数ビットｓjと、乗数ｂを構成する各ビットのうち第２レベルに対応するビットｂ1との論理積を、論理積回路１４２を用いて、演算対象被乗数ビットｓjの第２レベルにおける要素部分積として算出して記憶するとともに、第１ステージにおいて記憶されていた演算対象被乗数ビットｓjを取り込んで記憶する動作を行う。

第３および第４ステージ演算部１４５ｃおよび１４５ｄは、前ステージにおいて算出された第２レベルにおける要素部分積、第１レベルにおける部分積Ｐj、および演算対象被乗数ビットｓjの前のビットについての第２レベルにおける桁上げＣ1、の３つの２進数の和を算出して演算対象被乗数ビットｓjの第２レベルにおける部分積Ｐj+1として記憶するとともに、この加算の際に生じた新たな桁上げを演算対象被乗数ビットｓjについての第２レベルにおける桁上げとして記憶する動作を、パイプライン全加算器１４３を用いて行う。

第３および第４ステージ演算部１４５ｃおよび１４５ｄは、さらに、第２ステージにおいて記憶されていた演算対象被乗数ビットｓjを取り込んで、次レベルである第３レベルのための演算対象被乗数ビットｓj+1として記憶する動作を行う。

第３および第４レベル演算部１４１ｃおよび１４１ｄの構成も、上述の第２レベル演算部ｂの構成と同様である。ただし、上述のように、第１レベル演算部１４１ａは、全加算のための論理演算回路を備えていない。

なお、図１３に示すパイプライン全加算器１４３は、上述の第３および第４ステージに対応する第１および第２加算ステージの演算を行う論理演算装置と考えることもできる。この場合、パイプライン全加算器１４３は、第１および第２加算ステージの演算を行うための、第１および第２加算ステージ演算部を備えていることになる。

パイプライン全加算器１４３を構成する第１および第２加算ステージ演算部は、図１３に示す第３および第４レベル演算部１４５ｃおよび１４５ｄから、図の右端にある論理演算回路１（Functional Pass Gate）をそれぞれ除いた回路である。

すなわち、第１加算ステージ演算部は、被加算数および加算数に対応する２進数の排他的論理和に対応する２進数を、並列に接続された一対の論理演算回路１を用いて、第１の加算結果として算出して記憶する動作を行うとともに、直前に実行された第２加算ステージにおいて出力された桁上げを記憶する動作を行う。

第２加算ステージ演算部は、第１加算ステージにおいて算出された第１の加算結果と第１加算ステージにおいて記憶されていた桁上げに対応する２進数との排他的論理和に対応する２進数に対応する２進数を、並列に接続された他の一対の論理演算回路１を用いて、第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該パイプライン全加算器１４３の加算結果として出力する動作を行うとともに、複数の論理演算回路１を用いてこの加算における桁上げを算出して記憶する動作を行う。

なお、上述の各実施形態においては、負荷素子として強誘電体コンデンサのみを用いた場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、負荷素子として、強誘電体コンデンサと他の電気素子たとえば常誘電体コンデンサ、抵抗、トランジスタとを適当に組み合わせたものを用いることもできる。

また、上述の各実施形態においては、出力用トランジスタがＮチャネルＭＯＳＦＥＴである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、トランジスタＭＰがＰチャネルＭＯＳＦＥＴである場合にも、この発明を適用することができる。また、出力用トランジスタがＭＯＳＦＥＴ以外のトランジスタである場合や、演算結果出力部が出力用トランジスタを備えない場合にも、この発明を適用することができる。

また、上述の各実施形態においては、不揮発性記憶素子として強誘電体コンデンサのみを用いた場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、不揮発性記憶素子として、強誘電体コンデンサと他の電気素子たとえば常誘電体コンデンサ、抵抗、トランジスタとを適当に組み合わせたものを用いることもできる。

上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。

この発明の一実施形態による論理演算回路１を示す回路図である。論理演算回路１の動作を示すタイミングチャートである。図３Ａ、図３Ｂは、それぞれ、リセット動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図４Ａ、図４Ｂは、それぞれ、演算・記憶動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図５Ａ、図５Ｂは、それぞれ、記憶保持動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図６Ａ、図６Ｂは、それぞれ、読み出し動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図７Ａは、論理演算回路１にＭＬ＝ｙ１ NAND ／ｙ２なる論理演算を行わせる場合における第１の被演算データｙ１、第２の被演算データｙ２、出力ラインＭＬの値の関係を示す表である。図７Ｂは、ＭＬ＝ｙ１ NOR ／ｙ２なる論理演算を行わせる場合における第１の被演算データｙ１、第２の被演算データｙ２、出力ラインＭＬの値の関係を示す表である。図８Ａは、論理演算回路１をブロック図で表現した図面である。図８Ｂは、論理演算回路１を利用した直列加算器２１を示すブロック図である。図８Ｂに示す直列加算器２１を、論理演算回路１を用いて実現した場合の回路図である。第１ブロックＢＫ１を構成する論理演算回路および第２ブロックＢＫ２を構成する論理演算回路それぞれに付与される制御信号を示すタイミングチャートである。図１に示す論理演算回路１を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。パイプライン乗算器１４１の動作を説明するための図面である。パイプライン乗算器１４１の第２レベル演算部１４１ｂの構成を示すブロック図である。第２レベル演算部１４１ｂの構成を示す論理回路図である。強誘電体コンデンサＣＦ１、ＣＦ２の容量比、面積比、およびトランジスタＭＰのしきい値電圧Vthの設定方法を説明するための図面である。図１６Ａ、図１６Ｂは、図１７の一部を抜き出した図面である。比Ｃ1／Ｃ0をパラメータとして、面積比Ｒaと電位差Ｖdefとの関係を表したグラフである。比率Ｂ、および比Ｃ1／Ｃ0をパラメータとした場合における、式（４）を満たす面積比Ｒaの下限ＲＬおよび上限ＲＵの値を示す表である。

符号の説明

ＣＦ１強誘電体コンデンサ
ＣＦ２強誘電体コンデンサ
Ｖdef 電圧Ｖa1と電圧Ｖa0との電位差
Vth しきい値電圧

特許出願人ローム株式会社
出願人代理人弁理士田川幸一

Claims

ＮＡＮＤまたはＮＯＲ論理演算に対応する論理演算子に対応する分極状態を保持する第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、
前記論理演算子に対応する分極状態を保持した前記第１の強誘電体コンデンサの前記第１および第２の端子に第１および第２の被演算データをそれぞれ付与する第１および第２の信号線であって、前記第１および第２の端子にそれぞれ接続された第１および第２の信号線と、
前記２つの被演算データの付与により決定される前記第１の強誘電体コンデンサの残留分極状態が第１の残留分極状態および当該第１の残留分極状態と逆の分極方向の第２の残留分極状態のいずれかである場合に、当該第１の強誘電体コンデンサの残留分極状態に基づいて前記論理演算子についての前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、前記第１の信号線に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する第２の強誘電体コンデンサを備え、前記論理演算結果の出力に際し、前記第１および第２の信号線がいずれも前記第１の基準電位に接続されたあとその接続が解除され、その後、前記第２の信号線が第２の基準電位に接続されたことを条件として、第１の信号線に発生する電位に基づいて論理演算結果を出力する、演算結果出力部と、
を備え、
前記第１の強誘電体コンデンサの面積に対する前記第２の強誘電体コンデンサの面積の比率Ｒaは、第１の強誘電体コンデンサの非反転時の平均容量をＣ0とし、第１の強誘電体コンデンサの反転時の平均容量をＣ1とするとき、
１／（１＋Ｃ0／Ｃ1・Ｒa）−１／（１＋Ｒa）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
なる数式を満足する、論理演算回路。
請求項１の論理演算回路において、
前記第１および第２の信号線は、前記第１および第２の被演算データがそれぞれ付与される前に、前記論理演算子に対応する分極状態を前記第１の強誘電体コンデンサに生じさせるために、第１の基準電位および第２の基準電位のうち一方の電位ならびに前記第１および第２の基準電位のうち他方の電位にそれぞれ接続されること、
を特徴とするもの。
請求項１ないし２のいずれかの論理演算回路において、
前記演算結果出力部は、前記第１の信号線に接続される制御端子と、前記制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、そのしきい値電圧が、前記第１の強誘電体コンデンサにおける前記第１および第２の残留分極状態に対応して論理演算の際に第１の信号線に生ずる２つの電位の間の電圧である出力用トランジスタ、を備えたこと、
を特徴とするもの。
請求項３の論理演算回路において、
前記出力用トランジスタのしきい値電圧は、前記第１の強誘電体コンデンサにおける前記第１および第２の残留分極状態に対応して論理演算の際に第１の信号線に生ずる２つの電位のほぼ中央の電圧であること、
を特徴とするもの。
所定の論理演算子に対応する残留分極状態を保持する第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、
前記第１の強誘電体コンデンサの第１および第２の端子に２値データである第１および第２の被演算データｙ１およびｙ２をそれぞれ付与することにより得られる前記第１の強誘電体コンデンサの分極状態に基づいて、前記論理演算子についての前記第１および第２の被演算データｙ１およびｙ２の論理演算結果を２値データである演算結果データzとして出力する演算結果出力部であって、前記第１の端子に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する第２の強誘電体コンデンサを備え、前記論理演算結果の出力に際し、前記第１ないし第３の端子がいずれも前記第１の基準電位に接続されたあとその接続が解除され、その後、前記第２の端子が第２の基準電位に接続されたことを条件として、前記第１および第３の端子に発生する電位に基づいて論理演算結果を出力する、演算結果出力部と、
を備え、
前記第１の強誘電体コンデンサの面積に対する前記第２の強誘電体コンデンサの面積の比率Ｒaが次式を満足する論理演算回路、
１／（１＋Ｃ0／Ｃ1・Ｒa）−１／（１＋Ｒa）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
ただし、
Ｃ0：第１の強誘電体コンデンサの非反転時の平均容量、
Ｃ1：第１の強誘電体コンデンサの反転時の平均容量、
であって、
前記所定の論理演算子に対応する第１の強誘電体コンデンサの残留分極状態を２値データである状態データｓで表現するとき、前記演算結果データｚは、実質的に次式、
ｚ＝／ｓ AND ｙ１ NAND ／ｙ２ OR ｓ AND （ｙ１ NOR ／ｙ２）
を満足するよう構成された、論理演算回路。
第１および第２の端子を有する第１の強誘電体コンデンサと、前記第１の端子に接続される第３の端子および第１の基準電位に接続される第４の端子を有する第２の強誘電体コンデンサと、を備え、前記第１および第２の強誘電体コンデンサがいずれも第１の基準電位にプリチャージされ、その後、前記第４および第２の端子がそれぞれ第１および第２の基準電位に接続されたことを条件として、相互に接続された前記第１および第３の端子に発生する電位に基づいて、前記プリチャージ以前に、前記第１および第２の端子に印加された電圧の履歴に対応した論理演算結果を出力する論理演算回路であって、
前記第１の強誘電体コンデンサの非反転時の平均容量に対する前記第２の強誘電体コンデンサの非反転時の平均容量の比率Ｒは、第１の強誘電体コンデンサの非反転時の平均容量をＣ0とし、第１の強誘電体コンデンサの反転時の平均容量をＣ1とするとき、
１／（１＋Ｃ0／Ｃ1・Ｒ）−１／（１＋Ｒ）
≧０．７５・（１／（１＋√（Ｃ0／Ｃ1））−１／（１＋√（Ｃ1／Ｃ0）））
なる数式を満足する、論理演算回路。
請求項１ないし６のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成した論理演算装置。
請求項１ないし６のいずれかの論理演算回路を直列および／または並列に配置して加算を行うよう構成した論理演算装置であって、２個以上の２進数の加算を行うことを特徴とするもの。
請求項８の論理演算装置において、
前記２個以上の２進数は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数であり、
前記論理演算装置は、前記３個の２進数の加算結果を算出する加算結果算出部と、前記３個の２進数の加算における桁上げを算出する桁上げ算出部と、を備え、
前記加算結果算出部は、並列に接続された一対の前記論理演算回路を用いて前記３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出するとともに、並列に接続された他の一対の前記論理演算回路を用いて前記第１の加算結果と前記３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数を第２の加算結果として算出し、算出された前記第２の加算結果を当該加算結果算出部の出力とするよう構成され、
前記桁上げ算出部は、複数の前記論理演算回路を用いて前記３個の２進数に基づいて前記３個の２進数の加算における桁上げを算出し、算出された前記桁上げを当該桁上げ算出部の出力とするよう構成されたこと、
を特徴とするもの。
請求項１ないし６のいずれかの論理演算回路を直列および／または並列に配置して論理演算を行うよう構成した論理演算装置であって、前記論理演算を複数のステージに分割して順次連続的に実行すること、
を特徴とするもの。
請求項８の論理演算装置において、
前記論理演算は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数の加算を含み、
前記論理演算装置は、
並列に接続された一対の前記論理演算回路を用いて前記３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出して記憶する動作を含む第１加算ステージの演算を行う第１加算ステージ演算部と、
並列に接続された他の一対の前記論理演算回路を用いて前記第１の加算結果と前記３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数に対応する２進数を第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の前記論理演算回路を用いて前記３個の２進数に基づいて前記３個の２進数の加算における桁上げを出力する動作と、を含む第２加算ステージの演算を、前記第１加算ステージの演算に続いて行う第２加算ステージ演算部と、
を備えたこと、
を特徴とするもの。
２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、
被乗数と乗数との部分積を生成する部分積生成部と、
請求項１１の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を前記各レベルに対応させて複数段に配置し、前記部分積および／または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、
を備えた論理演算装置。
請求項１２の論理演算装置において、
前記複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、
前記部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、
前記加算部は、少なくとも第２レベル以後の演算を行う各レベル演算部にそれぞれ配置された前記要素演算装置により構成され、
少なくとも第２レベル以後の演算を行う各レベル演算部は、
被乗数を構成する各ビットのうち現在の演算対象となっている１つのビットを演算対象被乗数ビットとして記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、
前記要素部分積生成部を用いて、前記演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第２ステージの演算を、前記第１ステージの演算に続いて行う第２ステージ演算部と、
前記要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の３つの２進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶する動作と、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第３および第４ステージの演算を、前記第２ステージの演算に続いて行う第３および第４ステージ演算部と、
を備えたこと、
を特徴とするもの。