KR950000387B1

KR950000387B1 - 가산기

Info

Publication number: KR950000387B1
Application number: KR1019920016493A
Authority: KR
Inventors: 츠네아키 구도우
Original assignee: 가부시키가이샤 도시바; 사토 후미오; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 오카모토 세이시
Priority date: 1991-09-11
Filing date: 1992-09-09
Publication date: 1995-01-16
Also published as: KR930006539A; JPH0573268A; US5329477A; JP2530070B2

Abstract

내용 없음.

Description

가산기

제 1 도는 본 발명의 제 1 실시예에 따른 비트 가산기를 나타낸 블록도.

제 2 도는 제 1도중 초기화신호 출력회로의 구체적 일예를 나타낸 회로도.

제 3 도는 제 1 도의 3비트 가산기의 동작을 나타낸 타이밍 파형도.

제 4 도는 본 발명의 제 2 실시예에 따른 가산기를 나타낸 회로도.

제 5 도는 마이크로프로세서에 설치된 3비트 가산기를 나타낸 블록도.

제 6 도는 종래의 3비트 가산기에 대한 가산동작의 일예를 나타낸 타이밍 파형도.

제 7 도는 맨체스터(Manchester)형의 스태틱(static)형 가산기의 일예를 나타낸 회로도.

제 8 도는 맨체스터형의 다이나믹(dynamic)형 가산기의 일예를 나타낸 회로도.

제 9 도는 맨체스터형의 다이나믹형 가산기의 일예를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 제 1 레지스터 12 : 제 2 레지스터

21,22,43,44 : 초기화신호 출력신호 13 : ALU

14 : 제 3 레지스터(연산결과 격납용(格納用) 레지스터

23 : 제 1 선택회로 24 : 제 2 선택회로

30 : 비트 초기화회로 31 : 지연(遲延)소자

32 : 인버터 33 : 앤드(AND)회로

40 : 가산기 70 : 가산회로

41,71 : 캐리(carry)라인

72 : 버스 트랜지스터(CMOS전송게이트)

73 : 낸드(NAND회로) 74 : 노아(NOR)회로

75 : 배타적 노아회로 76 : 배타적 오아(OR)회로

42, 77 : 인버터회로 78 : P채널 트랜지스터

79 : N채널 트랜지스터 CLK : 클록신호

a : 제 1 가산 입력데이터 b : 제 2 가산 입력데이터

c : 연산지령 제어신호 d : 하위(下位)로부터의 캐리입력

e : 상위(上位)에 대한 캐리출력 i1, i2 : 초기화신호

[산업상의 이용분야]

본 발명은 마이크로프로세서 등에서 고속연산을 필요로 하는 경우에 이용되는 가산기에 관한 것으로, 특히 맨체스터형 가산기를 이용한 가산기에 관한 것이다.

[종래의 기술 및 그 문제점]

제 5 도는 고속연산을 필요로 하는 마이크로프로세서에 설치된 가산기의 입예로서, 3비트의 가산기를 나타낸 블록도이다. 여기서, 도면중 참조부호 11은 3비트의 제 1 가산 입력데이터(a)가 입력되는 제 1 레지스터이고, 12는 3비트의 제 2 가산 입력데이터(b)가 입력되는 제 2 레지스터이며, 13은 제 1레지스터(11)은 데이터(f) 및 제 2레지스터(12)의 데이터(g)가 입력되는 ALU(산술논리연산 유니트)로서, 맨체스터형의 가산기가 이용되고 있다. 또, 도면중 참조부호 14는 ALU(13)의 출력데이터(h)가 입력되는 제 3 레지스터이고, 15는 클록신호(CLK) 및 연산지령 제어신호(c)가 입력되는 2입력의 앤드회로로서, 그 출력은 상기 제 1 레지스터(11)은 제 2 레지스터(12)에 입력된다. 그리고, 도면중 참조부호 d는 하위로부터의 캐리입력이고, e는 상위에 대한 캐리출력이다.

제 6 도는 제 5 도의 3비트 가산기에 대한 스태틱형 가산동작의 일예를 나타낸 타이밍 파형도로서, 도면중 참조부호 t_a는 연산지령 제어신호발생용 디코드(decode)시간이고, t_b는 연산실행시간이며, t_c는 연산결과 격납용 레지스터의 셋업(set up)시간이다. 즉, 가산명령코드신호가 디코드됨으로써 발생되는 연산지령 제어신호(c)가 활성화됨과 더불어 클록신호(CLK)가 상승됨으로써 3비트 데이터(f, g)가 ALU(13)로 입력되는데, 이 경우 가산명령코드신호를 디코드하는 시간(t_a)이후의 시간(t_b)에서 실제의 가산동작이 수행된다. 단, 가산후의 결과를 제 3레지스터(14)에 격납시킬 필요가 있는 바, 이 격납시간(tc)을 포함한 시간(t_a+t_b+t_c)은 가산기가 연산을 개시하여 그 결과를 연산결과 격납용 레지스터에 격납되기까지의 실제의 실행시간으로 된다.

제 7 도는 맨체스터형의 스태틱형 3비트 가산기를 나타낸 회로도로서, 상기 맨체스터형의 스태틱형 3비트 가산기는 2개의 가산 입력데이터(f₀∼f₂, g₀∼g₂)에 각각 대응되는 위치의 비트 데이터가 입력되는 3개의 가산회로(70)의 각 캐리라인(71)을 버스 트랜지스터(본 예에서는 CMOS전송 게이트(72))를 매개로 직렬(serial)접속시킨 것이다.

제 7 도중 각 가산회로(70)에 있어서, 도면중 참조부호 73은 2입력 낸드회로, 74는 2입력 노아회로, 75는 배타적 노아회로, 76은 배타적 오아회로, 77은 인버터회로, 78은 전원전위(Vcc)노드와 캐리라인(71)사이에 소오스, 드레인간이 접속되면서 게이트에 상기 낸드회로(73)의 출력노드가 접속된 P채널 트랜지스터, 79는 캐리라인(71)과 접지전위(Vss)노드사이에 드레인, 소오스간이 접속되면서 게이트에 상기 노아회로(74)의 출력노드가 접속된 N채널 트랜지스터이다.

다음에, 제 7 도에 도시된 3비트 가산기의 동작을 설명한다. 소정 위치의 비트 데이터가 입력되는 가산회로(70)에 있어서, 1비트분의 입력데이터로서 ("0", "0")이 입력된 경우, 노아회로(74)의 출력은 "1"로되어 이 노아회로(74)의 출력이 접속되어 있는 N채널 트랜지스터(79)가 온으로 됨에 따라 하위로부터의 캐리에 의존하지 않고서 캐리라인(71)으로 "0"이 출력된다. 상기한 바와는 반대로, 상기 1비트분의 입력데이터로서 ("1", "1")이 입력된 경우, 낸드회로(73)의 출력은 "0"으로 되어 이 낸드회로(73)의 출력이 접속되어 있는 P채널 트랜지스터(78)가 온으로 됨에 따라 하위로부터의 캐리에 관계없이 캐리라인(71)으로 "1"이 출력되어 상위측으로 전송된다. 이에 대해, 상기 1비트분의 입력데이터로서("0", "1") 또는 ("1", "0")이 입력된 경우, 노아회로(74)의 출력은 "0"으로 되고, 낸드회로(73)의 출력은 "1"로 되어 노아회로(74)의 출력이 접속되어 있는 N채널 트랜지스터(79)가 오프됨과 더불어 낸드회로(73)의 출력이 접속되어 있는 P채널 트랜지스터(78)가 오프로 된다. 이때, 배타적 노아회로(75)의 출력은 "0"으로 되어 CMOS전송게이트(72)가 온으로 됨에 따라 하위로부터의 캐리는 그대로 상위측으로 전송된다(즉, 하위로부터의 캐리에 의존한다).

상기한 바와 같이, 맨체스터형의 스태틱형 가산기는 각 가산회로(70)의 입력데이터로서 각각 ("0", "1") 또는 ("1", "0")이 입력된 경우, "0" 또는 "1"의 캐리전송이 발생되기 때문에 전체 비트의 연산결과가 하위로부터의 캐리에 의존한 경우 연산속도가 최악으로 된다. 또한, 입력데이터의 수는 비트수의 2승의 조합으로, 캐리전송은 "0" 또는 "1"의 양쪽이 고려되지만, 어느 쪽의 캐리도 고속으로 전송시킬 필요가 있다.

이 개선책으로서, 캐리전송을 "0" 또는 "1"중 1종류만으로 하고, 이 1종류의 캐리전송을 고속화함으로써 가산기의 동작속도를 향상시키도록된 다이나믹형 가산기가 고려된다.

제 8 도는 맨체스터형 가산기의 캐리전송을 "0"만으로 되도록 캐리라인(71)을 Vcc전위로 프리챠지한 다이나믹형 가산기를 나타낸 회로도이다. 여기서, 도면중 참조부호 80은 Vcc노드와 캐리라인(71)사이에 소오스, 드레인간이 접속되면서 게이트에 반전클록신호가 인가되는 프리챠지용 P채널 트랜지스터이다.

상기 다이나믹형 가산은 클록신호(CLK)주기의 전반(前半)을 프리챠지시간으로 하고 있고, 실제로 가산을 수행하는 가산기의 연산시간(b)의 허용되는 범위가 클록신호(CLK) 주기의 후반(後半)만으로 되어 가산기의 동작속도가 향상되어도 시스템적으로 고려한 경우에는 동작주파수가 향상되지 않기 때문에 시스템적으로서의 성능향상은 기대할 수 없다.

더욱이, 다이나믹형 가산기의 경우에는 캐리라인(71)을 프리챠지시키기 위한 회로(P채널 트랜지스터(80))를 부가하지 않으면 안되는 바, 그 결과 캐리라인(71)의 부하가 커지게 되어 캐리전송의 고속화에 방해가 된다. 더욱이, 프리챠지를 수행하는데에는 입력데이터를 ("0", "1") 또는 ("1","0")과 같은 전제 비트의 전가산기가 하위로부터의 캐리에 의존된 상태로 하지 않고서는 안되며, 그 때문에 하드웨어 부가가 필요하게 되어 반도체칩상의 패턴면적이 증가되는 문제가 있다.

상기한 바와 같이, 종래의 가산기는 스태틱형으로 캐리전송속도가 늦고, 다이나믹형으로 가산기의 동작속도를 향상시킬 수는 있지만, 시스템적으로 동작주파수를 향상시킬 수 없다는 문제가 있었다

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 다이나믹형 가산기와 동등한 연산속도가 얻어지고, 스태틱형 가산기와 같이 클록의 1사이클간에서 연산이 가능하게 되어 시스템적으로 동작주파수를 향상시킬 수 있는 가산기를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 2개의 가산 입력데이터 각각의 대응되는 위치의 비트 데이터가 입력되는 복수개의 가산회로의 각 캐리라인을 직렬로 접속한 맨체스터형 가산기와, 이 맨체스터형 가산기에서 연산을 수행할 때마다 연산 직전에 소정의 특정 데이터가 입력됨으로써 상기 각 가산회로를 초기화시키기 위한 초기화신호를 출력하는 초기화신호 출력회로를 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은, 맨체스터형 가산기가 연산을 수행할 때마다 연산직전에 초기화신호 출력회로에 의해 초기화되기 때문에 스태틱형 가산기와 같이 클록의 1사이클간에서 연산이 가능하게 되어 시스템적으로 동작주파수를 향상시킬 수 있게 된다. 더욱이 캐리전송이 1종류만으로 제한되기 때문에 이 1종류의 캐리전송이 고속화되도록 구성함으로써 가산기의 동작속도를 향상시킬 수 있게 되어 다이나믹형 가산기와 동등한 연산속도가 얻어지게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.

제 1 도는 본 발명의 1실시예를 나타낸 것으로, 고속연산을 필요로 하는 마이크로프로세서에 설치된 가산기의 일예로서 3비트 가산기를 나타낸 블록도이다. 도면중 참조부호 11은 3비트의 제 1 가산 입력데이터(a)가 입력되는 제 1 레지스터, 12는 3비트의 제 2 가산 입력데이터(b)가 입력되는 제 2 레지스터, 21 및 22는 클록신호(CLK) 입력을 기초로 초기화신호를 출력하는 제 1 초기화신호 출력신호 및 제 2 초기화신호 출력회로이다. 또, 도면중 참조부호 23은 제 1 레지스터(11)로부터의 데이터(f) 및 제 1 초기화신호 출력회로(21)로부터의 초기화신호(i1)가 입력되고, 상기 초기화신호(i1)가 입력되는 경우에는 이들 선택하여 출력하며, 그 이외의 경우에는 상기 제 1레지스터(11)로부터의 데이터(f)를 선택하여 출력하는 제 1 선택회로이다.

또, 도면중 참조부호 24는 제 2레지스터(12)로부터의 데이터(g) 및 제 2 초기화신호 출력회로(22)로부터의 초기화신호(i2)가 입력되고, 상기 초기화신호(i2)가 입력되는 경우에는 이를 선택하여 출력하며, 그 이외의 경우에는 상기 제 2 레지스터(12)로부터의 데이터(g)를 선택하여 출력하는 제 2 선택회로이다. 상기 제 1 선택회로(23) 및 제 2 선택회로(24)는 각각, 예컨대 2입력 오아회로로 이루어진다. 또한, 도면중 참조부호 13은 제 1 선택회로(23)로부터의 데이터(j) 및 제 2 선택회로(24)로부터의 데이터(k)가 입력되는 ALU로서, 제 7 도에 나타낸 바와 같은 맨체스터형 가산기가 이용되고, 14는 ALU(13)의 출력데이터(h)가 입력되는 제 3 레지스터(연산결과 격납용 레지스터)이다.

그리고, 도면중 참조부호 15는 클록신호(CLK) 및 연산지령 제어신호(c)가 입력되는 2입력 앤드회로로서, 그 출력은 상기 제 1 레지스터(11) 및 제 2 레지스터(12)에 입력된다. 그리고, 도면중 참조부호 d는 하위로 부터의 캐리입력이고, e는 상위에 대한 캐리출력이다.

제 2 도는 제 1 도중 2개의 초기화신호 출력회로(21, 22)중 한쪽을 대표적으로 취해서 그 일예를 나타낸 회로도로서, 도면중 참조부호 30…은 3비트 데이터에 각각 대응되어 설치된 비트 초기화회로이다. 이 비트초기화회로(30)에 있어서, 참조부호 31은 클록신호(CLK)가 입력되는 지연소자로서, 저항과 용량 및 체인(chain) 접속된 인버터 등에 의해 구성되면서 지연시간(t_a)을 갖는다. 또, 도면중 참조부호 32는 상기 지연소자(31)의 출력을 반전시키는 인버터이고, 33은 상기 인버터(32)의 출력과 상기 클록신호(CLK)가 입력되는 2입력 앤드회로이다. 또한, 제 1 도중 2개의 선택회로(23, 24)는, 예컨대 각각 3개의 오아회로에 의해 구성된다.

제 3 도는 제 1 도의 3비트 가산기에 대한 동작예를 나타낸 타이밍 파형도로서, 여기서 t_a는 연산지령 제어신호생성용 디코드시간이고, t_b는 연산실행시간이며, t_c는 연산결과 격납용 레지스터의 셋업시간이다.

즉, 클록신호(CLK)의 상승으로부터 가산명령코드신호의 디코드를 개시함으로써 연산지령 제어신호(c)가 활성화되고, 클록신호(CLK)의 상승으로부터 가산기의 동작이 개시되기까지 디코드시간(t_a)이 필요로 된다. 이 사이에, 비트 초기화회로(30)에서는 클록신호(CLK)가 입력되고부터 지연시간(t_a)후에 지연소자(31)로 부터 반전된 지연클록신호가 출력되고, 이 지연클록신호가 인버터(32)에서 반전됨으로써 얻어지는 신호(CLK′)와 상기 클록신호(CLK) 입력이 앤드회로(33)에 입력됨으로써 원숏펄스신호(m)가 발생된다. 이에 따라, 제 1 선택회로(2)의 3비트 출력(j) 및 제 2 선택회로(24)의 3비트 출력(k)은 3비트 데이터입력(f, g)의 값에 관계없이 전부 "1" 로 되어 ALU(13)의 맨체스터형 가산기에 초기화를 위한 더미(dummy) 입력데이터로서 입력된다. 이에 따라, 가산기의 캐리라인이 "1"상태로 초기화된다.

상기 원숏펄스신호(m)은 발생이 완료된 후, 제 1 선택회로(23) 및 제 2 선택회로(24)는 실제로 가산될 3비트 데이터입력(f, g)을 선택하여 맨체스터형 가산기에 입력시킴으로써 가산이 수행되도록 되는데, 이 경우 캐리전송은 "0"만으로 된다. 즉, 제 7 도에 나타낸 맨체스터형 가산기의 소정 위치의 가산회로(70)에 있어서, 1비트분석의 입력데이터로서("0", "0")이 입력된 경우, 노아회로(74)의 출력은 "1"로 되고, 이 노아회로(74)의 출력이 접속되어 있는 N채널 트랜지스터(79)가 온으로 됨에 따라 하위로부터의 캐리에 의존하지 않고서 캐리라인(71)에 "0"이 출력된다.

상기한 바와는 반대로, 상기 1비트분의 입력데이터로서 ("1", "1")이 입력된 경우, 낸드회로(73)의 출력은 "0"으로 되고, 이 낸드회로(73)의 출력이 접속되어 있는 P채널 트랜지스터(78)가 온으로 됨에 따라 하위로부터의 캐리에 관계없는 캐리라인(71)으로 "1"이 출력되지만, 캐리라인(71)이 "1"상태로 초기화되어 있기 때문에 상위측에 대한 전송은 이미 실행되어 있는 것으로 된다. 이에 대해, 상기 1비트분의 입력데이터로서("0", "1") 또는 ("1", "0")이 입력된 경우, 노아회로(74)의 출력은 "0"이로 되고, 낸드회로(73)의 출력은 "1"로 되어 상기 노아회로(74)의 출력이 접속되어 있는 N채널 트랜지스터(79)가 오프로 됨과 더불어 상기 낸드회로(73)의 출력이 접속되어 있는 P채널 트랜지스터(78)가 오프로 된다. 이때, 배타적 노아회로(15)의 출력은 "0"으로 되어 CMOS전송게이트(72)가 온으로 됨에 따라 하위로부터의 캐리는 그대로 상위측으로 전송(즉, 하위로부터의 캐리에 의존함)되지만, 상기한 바와 같이 캐리전송은 "0"만으로 된다.

상기한 바와 같이 본 실시예에 따른 가산기에 의하면, 맨체스터형 가산기가 연산을 수행할 때마다 연산직전에 초기화신호 출력회로(21, 22)로부터 각 가산회로(70)에 각각 "1"이 입력되어 초기화되기 때문에 스태틱형 가산기와 같이 클록신호(CLK)의 1 사이클간에서 연산이 가능하게 되어 시스템적으로 동작주파수를 향상시킬 수 있게 된다.

더욱이, 캐리전송이 1종류만으로(본 예에서는 "0") 제한되기 때문에 이 1종류의 캐리전송이 고속화되도록 구성함으로써 가산기의 동작속도를 향상시킬 수 있게 되어 다이나믹형 가산기와 동일한 연산속도를 얻을 수 있게 된다. 이 1종류의 캐리전송을 고속화하기 위해서는 캐리라인(71)을 구동시키기 위한 감지인버터 등을 사용하면 된다. 또한, 예컨대 "0"의 캐리전송을 고속화하기 위해서는 상기 CMOS전송게이트(72)의 N채널 트랜지스터의 디멘죤(dimension)을 크게 하는 등의 대책을 실시하도록 하면 된다.

또한, 캐리전송이 1종류만으로 제한되기 때문에 캐리라인(71)의 버스 트랜지스터로서, 상기 CMOS전송 게이트(72)와 같은 P채널 트랜지스터 및 N채널 트랜지스터를 포함하지 않고서 N채널 트랜지스터만으로(캐리전송이 "0"만인 경우), 또는 P채널 트랜지스터만을(캐리전송이 "1"만인 경우) 이용하여도 된다. 제 9 도는 상기 CMOS전송게이트(72) 대신 N채널 트랜지스터(81)만을 이용한 구성예를 나타낸 것으로 제 9 도와 같은 가산기에서는 사용 소자수를 감소시킬 수 있게 된다.

또한, 상기 실시에의 초기화신호 출력신호(21, 22)는 특정 데이터로서, 전부 "1" 또는 "0"이 입력되는 것에 의해 초기화신호를 출력하는 경우를 나타냈지만, 이에 한정되지 않고 특정 데이터("1", "0")를 조합시켜 입력함으로써 초기화신호를 출력하도록 수성을 변경하여도 된다.

또한, 각 자리수가 4비트에서 2진코드(binary code)화된 가산 데이터입력을 가산하는 경우에는 제 4 도에 나타낸 바와 같이 각 자리수에 대응하는 4비트 맨체스터형 가산기(40…)의 캐리라인(41)을 직렬로 접속함과 더불어 각 자리수간에 구동회로(42 ; 예컨대 인버터회로)를 삽입하도록 구성하며, 하위자리수의 1비트 맨체스터형 가산기(40)에 대응하는 초기화신호 출력회로(43)에는 특정 데이터로서 전부 "1"을 입력하며, 상위 자리수의 4비트의 맨체스터형 가산기(40)에 대응되는 초기화신호 출력회로(44)에는 특정 데이터로서 전부 "0"을 입력하도록 하여도 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 다이나믹형 가산기와 동일한 연산속도과 얻어질 수 있고, 스태틱형 가산기와 같이 클록의 1사이클간에서 연산이 가능하게 되어 시스템적으로 동작주파수를 향상시킬 수 있으므로, 마이크로프로세서의 ALU나 어드레스 가산기회로에 이용하는데 적합하다.

한편, 본 청구범위의 각 구성요소에 병기된 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도에서 병기하여 기록한 것은 아니다.

Claims

2개의 가산 입력데이터의 각각 대응되는 위치의 비트 데이터가 입력되는 복수개의 가산회로(40)의 각 캐리라인(71)을 직렬로 접속한 맨체스터형 가산기와, 이맨체스터형 가산기(13)에서 연산을 수행할 때마다 연산 직전에 소정의 특정 데이터가 입력됨으로써 상기 각 가산회로를 초기화하기 위한 초기화신호를 출력하는 초기화신호 출력회로로(43, 44)를 구비하여 구성된 것을 특징으로 하는 가산기.
제 1가산 입력데이타가 입력되는 제 1 레지스터(11)와, 제 2 가산 입력데이터(b)가 입력되는 제 2 레지스터(12), 클록입력을 기초로 초기화신호를 출력하는 제 1 초기화신호 출력회로(21) 및 제 2초기화신호 출력회로(22), 상기 제 1 레지스터(11)로부터의 데이터 및 제 1 초기화신호 출력회로(21)로부터의 초기화신호가 입력되고 이 초기화신호가 입력되는 경우에는 이를 선택하여 출력하며 그 이외의 경우에는 상기 제 1 레지스터(11)로부터의 데이터를 선택하여 출력하는 제 1 선택회로(23), 상기 제 2 레지스터(12)로부터의 데이터 및 제 2 초기화신호 출력회로(22)로부터의 초기화신호가 입력되고 이 초기화신호가 입력되는 경우에는 이를 선택하여 출력하며 그 이외의 경우에는 상기 제 2 레지스터(12)로부터의 데이터를 선택하여 출력하는 제 2 선택회로(24), 상기 제 1 선택회로(23)로부터의 데이터 및 제 2 선택회로(24)로부터의 데이터가 입력되는 맨체스터형 가산기(13) 및, 이 맨체스터형 가산기(13)의 출력데이터가 입력되는 제 3 레지스터(14)를 구비하여 구성된 것을 특징으로 하는 가산기.
제 2 항에 있어서, 상기 제 1 초기화신호 출력회로(21)및 제 2 초기화신호출력회로(22)는 상기 제 1 레지스터(11) 및 제 2 레지스터(12)로부터 각각 입력되는 비트 데이터에 대응해서 비트 초기화회로(30)가 설치되고, 이 비트 초기화회로(30)는 상기 클록이 입력되는 지연소자(31)와 이 지연소자(31)의 출력과 상기 클록이 입력되는 2입력 논리적회로(33)를 구비하여 구성된 것을 특징으로 하는 가산기.