KR930006539A - 가산기 - Google Patents

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KR930006539A
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adder
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츠네아키 구도우
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사토 후미오
가부시키가이샤 도시바
오카모트 세이시
도시바 마이크로 일렉트로닉스 가부시키가이샤
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Abstract

본 발명은, 맨체스터형 가산기를 이용한 가산기에 있어서, 다이나믹형 가산기와 동등한 연산속도를 확보하고, 스태틱형 가산기와 같이 클록의 1사이클 간에서 연산을 수행하여 시스템적으로 동작주파수를 향상시키기 위한 것이다.
본 발명은, 맨체스터형 가산기와 이 맨체스터형 가산기에서 연산을 수행할 때마다 연산 직전에 소정의 특정 데이터가 입력되는 것에 의해 가산기를 초기화하기 위한 초기화신호를 출력하는 초기화신호 출력회로(21, 22)를 구비하여 구성된 것을 특징으로 한다.

Description

가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 비트 가산기를 나타낸 블록도
제2도는 제1도중 초기화신호 출력회로의 구체적 일예를 나타낸 회로도
제4도는 본 발명의 제2실시예에 따른 가산기를 나타낸 회로도
제5도는 마이크로 프로세서에 설치된 3비트 가산기를 나타낸 블록도

Claims (3)

  1. 2개의 가산 입력데이터의 각각 대응되는 위치의 비트 데이터가 입력되는 복수개의 가산회로(40)의 각 캐리라인(71)을 직렬로 접속한 맨체스터형 가산기와, 이 맨체스터형 가산기(13)에서 연산을 수행할 때마다 연산 직전에 소정의 특정 데이터가 입력됨으로써 상기 각 가산회로를 초기화하기 위한 초기화신호를 출력하는 초기화신호 출력회로(43, 44)를 구비하여 구성된 것을 특징으로 하는 가산기.
  2. 제1가산 입력데이터가 입력되는 제1레지스터(11)와, 제2가산 입력데이터(b)가 입력되는 제2레지스터(12), 클록입력을 기초로 초기화신호를 출력하는 제1초기화신호 출력회로(21) 및 제2초기화신호 출력회로(22), 상기 제1레지스터(11)로부터의 데이터 및 제1초기화신호 출력회로(21)로부터의 초기화신호가 입력되고 이 초기화신호가 입력되는 경우에는 이를 선택하여 출력하며 그 이외의 경우에는 상기 제1레지스터(11)로부터의 데이터를 선택하여 출력하는 제1선택회로(23), 상기 제2레지스터(12)로부터의 데이터 및 제2초기화신호 출력회로(22)로 부터의 초기화신호가 입력되고 이 초기화신호가 입력되는 경우에는 이를 선택하여 출력하며 그 이외의 경우에는 상기 제2레지스터(12)로부터의 데이터를 선택하여 출력하는 제2선택회로(24), 상기 제1선택회로(23)로부터의 데이터 및 제2선택회로(24)로부터의 데이터가 입력되는 맨체스터형 가산기(13) 및, 이 맨체스터형 가산기(13)의 출력 데이터가 입력되는 제3레지스터(14)를 구비하여 구성된 것을 특징으로 하는 가산기.
  3. 제2항에 있어서, 상기 제1초기화신호 출력회로(21) 및 제2초기화신호 출력회로(22)는 상기 제1레지스터(11) 및 제2레지스터(12)로부터 각각 입력되는 비트 데이터에 대응해서 비트 초기화회로(30)가 설치되고, 이 비트 초기화회로(30)는 상기 클록이 입력되는 지연소자(31)와 이 지연소자(31)의 출력과 상기 클록이 입력되는 2입력 논리적회로(33)를 구비하여 구성된 것을 특징으로 하는 가산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920016493A 1991-09-11 1992-09-09 가산기 KR950000387B1 (ko)

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JP91-231520 1991-09-11
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KR950000387B1 (ko) 1995-01-16
US5329477A (en) 1994-07-12
JPH0573268A (ja) 1993-03-26
JP2530070B2 (ja) 1996-09-04

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