KR19980028923U - 입력신호의 지연회로 - Google Patents

Abstract

본 고안은 범용 IC(집적회로)인 시프트 레지스터를 사용하여 입력된 디지틀 신호를 일정시간 지연시키는 입력된 신호와 동일한 디지틀 신호를 출력하는 입력신호의 지연회로에 관한 것으로, 입력된 디지틀 신호를 지연시키는 입력신호의 지연회로에 있어서, 입력된 디지틀 신호가 시프트 레지스터에 인가되고 또한 시프트 레지스터에 클럭이 입력되어 클럭의 동작에 따라 시프트 레지스터에 인가된 디지틀 신호가 지연되어 출력되는 것을 특징으로 하여, 회로의 구성이 간단하고 비용이 저렴한 입력신호의 지연회로를 구현할 수 있는 효과가 있다.

Description

입력신호의 지연회로

본 고안은 디지틀 입력신호를 지연시켜 출력하는 입력신호의 지연회로에 관한 것으로, 특히 범용 IC(집적회로)인 시프트 레지스터를 사용하여 입력된 디지틀 신호를 일정시간 지연시키는 입력된 신호와 동일한 디지틀 신호를 출력하는 입력신호의 지연회로에 관한 것이다.

일반적으로, 수 개의 디지틀 신호가 동시에 입력되고 입력된 디지틀 신호들을 비교, 연산하는 경우 입력된 디지틀 신호를 바로 처리하는 경우도 있으나 바로 처리할 수 없는 경우도 있다. 입력된 디지틀 신호들에 대하여 바로 처리하지 못하는 경우에는 입력된 디지틀 신호를 비교, 연산하기 위하여 적정한 형태로 변환처리 하여야 하며 어느 하나의 신호가 특정의 목적을 위하여 변환되는 동안 그 이외의 신호들은 그 변환되는 시간동안 만큼 지연될 필요가 있다.

입력된 디지틀 신호를 일정 시간동안 지연시키는 방법으로는 통상 메모리 소자를 사용하여 입력된 어느 하나의 신호가 특정의 목적을 위하여 변환되는 동안 그 이외의 신호들은 메모리 소자에 저장하며 변환이 끝난후 메모리 소자에 저장되어 있던 신호들을 다시 출력시켜 변환된 신호와 비교, 연산하게 된다.

메모리 소자를 사용하여 입력된 신호를 저장하고 필요시 다시 출력함으로써 입력신호를 지연시키는 경우에 있어서는 메모리를 구비하여야 할 뿐만 아니라 메모리 소자에 신호를 입출력할 수 있는 부가적인 회로를 또한 구비하여야 하므로 비용이 많이 들고 회로가 복합하게 되는 문제점이 있다.

본 고안은 이와 같은 종래의 문제점을 해결하고자 하는 것으로서, 본 고안의 목적은 디지틀 입력신호를 지연시키는 입력신호의 지연회로를 범용 IC(집적회로)인 시프트 레지스터를 사용하여 구현함으로써 회로의 구성이 간단하고 비용이 저렴한 입력신호의 지연회로를 제공함에 있다.

본 고안은 상기와 같은 목적을 이루기 위한 수단으로, 입력된 디지틀 신호를 지연시키는 입력신호의 지연회로에 있어서, 입력된 디지틀 신호가 시프트 레지스터에 인가되고 또한 시프트 레지스터에 클럭이 입력되어 클럭의 동작에 따라 시프트 레지스터에 인가된 디지틀 신호가 지연되어 출력되는 것을 특징으로 한다.

도 1은 본 고안에 사용되는 시프트 레지스터의 구조도

도 2는 본 고안에 따른 입력신호의 지연회로의 구성도

도 3은 본 고안에 따른 입력신호의 지연회로의 타이밍도

도 4는 본 고안에 따른 입력신호의 지연회로를 2단으로 직렬연결한 회로의 구성도

* 도면의 주요 부분에 대한 부호의 설명 *

11, 21, 41, 42 : 시프트 레지스터22 : 타이머

이하, 본 고안의 구성 및 작용을 첨부된 도면을 참조하여 상세하게 설명하고자 한다.

도 1은 본 고안에 사용되는 시프트 레지스터의 구조를 도시한 것으로, 여기에서 도시한 바와 같이 시프트 레지스터(11)는 디지틀 입력신호가 입력되는 입력단과 클럭이 입력되는 클럭단 및 입력신호가 클럭에 따라 시프트되어 출력되는 수개의 출력단으로 구성되어 있다. 시프트 레지스터는 범용 IC(집적회로)로서 통상적으로는 곱셈과 나눗셈을 할 때 숫자의 상위 혹은 하위쪽으로 임의 자리수 만큼 벗어나게 하기 위하여 사용한다. 따라서 가감산과 숫자의 시프트를 되풀이함으로써 대부분 계산기의 곱셈과 나눗셈을 할 수 있다.

도 2는 본 고안에 따른 입력신호의 지연회로의 구성도로서, 여기에서 도시한 바와 같이 시프트 레지스터(21)의 입력단에는 디지틀 입력신호가 인가되고 또한 시프트 레지스터의 클럭단에는 타이머(22)가 연결되어 타이머에서 발생된 클럭이 시프트 레지스터(21)에 인가되어 디지틀 입력신호가 클럭에 따라 시프트된다. 시프트 레지스터(21)에 입력되는 클럭은 도 2에서 도시한 바와 같이 자체에서 타이머(22)를 사용하여 클럭을 발생하는 경우 뿐만 아니라 외부에서 전달되는 클럭을 받아서 시프트 레지스터(21)를 동작시킬 수 있으므로 시프트 레지스터(21)에 입력되는 클럭을 가변하여 입력함으로써 입력신호의 지연시간을 적절하게 제어할 수 있다.

도 3은 본 고안에 따른 입력신호의 지연회로의 타이밍도로서, 도 2에서의 시프트 레지스터 입력신호의 파형에 대하여 출력1과 출력2의 출력 파형을 비교하여 도시하고 있다. 출력 1의 파형은 입력신호의 파형과 비교하여 Δt의 시간 지연이 발생하고 있다. Δt는 최소의 지연시간이 되며 이는 공급되는 클럭에 따라 결정된다. 시프트 레지스터는 보통 클럭의 상승엣지 또는 하강엣지에서 시프트동작이 일어나므로 Δt는 클럭의 주기가 된다. 클럭의 주파수가 높으면 클럭의 주기가 짧아지므로 시프트 동작이 일어나는 엣시간의 간격도 좁아지게 되고 Δt도 줄어들게 된다. 반대로 클럭의 주파수가 낮으면 클럭의 주기가 늘어나므로 시프트 동작이 일어나는 엣지간의 간격도 넓어지게 되고 Δt도 늘어나게 된다. 그런데 클럭의 주파수를 낮추는 데는 한계가 있으므로 지연을 많이 시키고자 하는 경우는 시프트 레지스터를 다단으로 사용한다.

도 4는 본 고안에 따른 입력신호의 지연회로를 2단으로 직렬연결한 회로의 구성도로서, 여기에서 도시한 회로는 시프트 레지스터 2개(41, 42)를 직렬로 연결하여 사용한 것이나 필요에 따라서는 3개 이상의 시프트 레지스터를 직렬로 연결하여 사용할 수도 있다. 또한 출력1, 출력2, 출력3, 출력4, 출력5등 다양한 지연을 선택하여 사용할 수도 있다.

이와 같이, 본 고안은 범용 IC(집적회로)인 시프트 레지스터를 이용하여 입력신호의 지연회로를 구현함으로써 회로가 간단하고 비용이 저렴하게 되는 효과가 있다.

Claims (2)

1. 입력된 디지틀 신호를 지연시키는 입력신호의 지연회로에 있어서,

   상기 입력된 디지틀 신호가 시프트 레지스터에 인가되고 또한 상기 시프트 레지스터에 클럭이 입력되어 상기 클럭의 동작에 따라 상기 시프트 레지스터에 인가된 디지틀 신호가 지연되어 출력되는 것을 특징으로 하는 입력신호의 지연회로.
2. 제1항에 있어서 상기 시프트 레지스터는,

   인가된 디지틀 신호를 클럭 주기의 배수로 지연시켜 출력하는 것을 특징으로 하는 입력신호의 지연회로.