JPH0621790A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH0621790A JPH0621790A JP17785692A JP17785692A JPH0621790A JP H0621790 A JPH0621790 A JP H0621790A JP 17785692 A JP17785692 A JP 17785692A JP 17785692 A JP17785692 A JP 17785692A JP H0621790 A JPH0621790 A JP H0621790A
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- clock
- delay
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Abstract
(57)【要約】 （修正有）
【目的】 低クロック周波数のパルス幅変調回路を提供
する。 【構成】 クロック１０１を入力するクロック遅延回路
１と、位置データを検出するクロック遅延量検出回路５
と、位置データと、変調信号を形成するディジタル・デ
ータとを入力して演算処理を行い、位置データに対応す
る遅延クロック選択用のクロック遅延段数データ信号を
出力する演算回路８と、前記クロック遅延回路１より出
力される複数の遅延クロックを入力し、前記クロック遅
延段数データ信号を介して、複数の遅延クロックの内よ
り一つの遅延クロックを選択して出力する選択回路１１
と、クロック１０１を遅延させて出力する遅延回路１２
と、選択回路１１より出力される遅延クロック１０７
と、遅延回路１２より出力される遅延クロック１０６と
を入力して、ディジタル・データ１０４に対応するパル
ス幅変調信号１０８を出力するパルス発生回路１３とを
備える。
する。 【構成】 クロック１０１を入力するクロック遅延回路
１と、位置データを検出するクロック遅延量検出回路５
と、位置データと、変調信号を形成するディジタル・デ
ータとを入力して演算処理を行い、位置データに対応す
る遅延クロック選択用のクロック遅延段数データ信号を
出力する演算回路８と、前記クロック遅延回路１より出
力される複数の遅延クロックを入力し、前記クロック遅
延段数データ信号を介して、複数の遅延クロックの内よ
り一つの遅延クロックを選択して出力する選択回路１１
と、クロック１０１を遅延させて出力する遅延回路１２
と、選択回路１１より出力される遅延クロック１０７
と、遅延回路１２より出力される遅延クロック１０６と
を入力して、ディジタル・データ１０４に対応するパル
ス幅変調信号１０８を出力するパルス発生回路１３とを
備える。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調回路に関す
る。
る。
【０００２】
【従来の技術】従来のパルス幅変調回路において、アナ
ログ方式のパルス幅変調方式による場合には、図７に示
されるように、三角波発生器１５と、三角波発生器１５
の出力と入力端子５３より入力されるアナログ信号１０
７とを比較照合するアナログ・コンパレータ１６とによ
り構成される。アナログ・コンパレータ１６において
は、三角波発生器１５より出力される三角波信号１０８
と、アナログ信号１０７のレベルが比較されて、アナロ
グ信号１０７のレベルが三角波信号１０８のレベルより
も大きい時にはハイレベルが出力され、逆にアナログ信
号１０７のレベルが三角波信号１０８のレベルよりも小
さい時にはロウレベルが出力される状態で、所定のパル
ス幅変調信号１０９が出力される。この状態を、図７
（ａ）および（ｂ）に示す。
ログ方式のパルス幅変調方式による場合には、図７に示
されるように、三角波発生器１５と、三角波発生器１５
の出力と入力端子５３より入力されるアナログ信号１０
７とを比較照合するアナログ・コンパレータ１６とによ
り構成される。アナログ・コンパレータ１６において
は、三角波発生器１５より出力される三角波信号１０８
と、アナログ信号１０７のレベルが比較されて、アナロ
グ信号１０７のレベルが三角波信号１０８のレベルより
も大きい時にはハイレベルが出力され、逆にアナログ信
号１０７のレベルが三角波信号１０８のレベルよりも小
さい時にはロウレベルが出力される状態で、所定のパル
ス幅変調信号１０９が出力される。この状態を、図７
（ａ）および（ｂ）に示す。
【０００３】次に、ディジタル方式による場合には、図
８に示されるように、クロックを入力してカウント・ア
ップするカウンタ１７と、カウンタ１７の出力データに
０以上の定数を加算する加算器１８と、加算器１８の出
力データとディジタル・データとを比較するディジタル
・コンパレータ１９とを備えて構成される。このディジ
タル方式の場合には、入力端子５６より入力されるクロ
ック１１１は、カウンタ１７においてカウント・アップ
され、カウント値が最大データまで到達すると０に戻る
動作が繰返して行われる。そして、このカウンタ１７に
おける動作の繰返し周波数が、即ちパルス幅変調周波数
となる。カウンタ１７のカウント出力１１２は加算器１
８に入力されるが、加算器１８においては、カウント出
力１１２に対して加算データ１１３が加算されて加算出
力１１４が出力され、ディジタル・コンパレータ１９に
入力される。ディジタル・コンパレータ１９において
は、加算出力１１４と入力端子５５より入力されるディ
ジタル・データ１１０とが比較されて、加算出力１１４
がディジタル・データ１１２よりも小さい時にはハイレ
ベルが出力され、逆に加算出力１１４がディジタル・デ
ータ１１２よりも大きい時にはロウレベルが出力される
状態で、所定のパルス幅変調信号１１５が出力される。
この状態を図９（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）に示す。
８に示されるように、クロックを入力してカウント・ア
ップするカウンタ１７と、カウンタ１７の出力データに
０以上の定数を加算する加算器１８と、加算器１８の出
力データとディジタル・データとを比較するディジタル
・コンパレータ１９とを備えて構成される。このディジ
タル方式の場合には、入力端子５６より入力されるクロ
ック１１１は、カウンタ１７においてカウント・アップ
され、カウント値が最大データまで到達すると０に戻る
動作が繰返して行われる。そして、このカウンタ１７に
おける動作の繰返し周波数が、即ちパルス幅変調周波数
となる。カウンタ１７のカウント出力１１２は加算器１
８に入力されるが、加算器１８においては、カウント出
力１１２に対して加算データ１１３が加算されて加算出
力１１４が出力され、ディジタル・コンパレータ１９に
入力される。ディジタル・コンパレータ１９において
は、加算出力１１４と入力端子５５より入力されるディ
ジタル・データ１１０とが比較されて、加算出力１１４
がディジタル・データ１１２よりも小さい時にはハイレ
ベルが出力され、逆に加算出力１１４がディジタル・デ
ータ１１２よりも大きい時にはロウレベルが出力される
状態で、所定のパルス幅変調信号１１５が出力される。
この状態を図９（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）に示す。
【０００４】
【発明が解決しようとする課題】上述した従来のパルス
幅変調回路においては、アナログ方式によるパルス幅変
調回路の場合には、ディジタルの信号を一度アナログの
レベル信号に変換する必要があるためにＤ／Ａ変換器を
設ける必要があり、これにより回路規模が大きくなると
いう欠点がある。
幅変調回路においては、アナログ方式によるパルス幅変
調回路の場合には、ディジタルの信号を一度アナログの
レベル信号に変換する必要があるためにＤ／Ａ変換器を
設ける必要があり、これにより回路規模が大きくなると
いう欠点がある。
【０００５】また、ディジタル方式によるパルス幅変調
回路の場合には、パルス幅の設定がクロックの周期単位
においてしかできないという問題があり、これに対処す
るためには、クロックとしては、より高い周波数のクロ
ックが必要となる。例えば、パルス幅変調周波数を１Ｍ
Ｈｚとして、パルス幅をパルス幅変調周波数の周期の１
％単位で変化させる場合には、１ＭＨｚの周期＝１．０
×１０-6秒の１／１００、即ち１×１０-8秒の周期のク
ロックが必要となる。明らかに、このクロック周波数は
１００ＭＨｚという高い周波数となり、現実的ではな
い。
回路の場合には、パルス幅の設定がクロックの周期単位
においてしかできないという問題があり、これに対処す
るためには、クロックとしては、より高い周波数のクロ
ックが必要となる。例えば、パルス幅変調周波数を１Ｍ
Ｈｚとして、パルス幅をパルス幅変調周波数の周期の１
％単位で変化させる場合には、１ＭＨｚの周期＝１．０
×１０-6秒の１／１００、即ち１×１０-8秒の周期のク
ロックが必要となる。明らかに、このクロック周波数は
１００ＭＨｚという高い周波数となり、現実的ではな
い。
【０００６】即ち、従来のパルス幅変調回路において
は、回路規模の増大ならびにクロック周波数の設定が困
難であるという欠点がある。
は、回路規模の増大ならびにクロック周波数の設定が困
難であるという欠点がある。
【０００７】
【課題を解決するための手段】本発明のパルス幅変調回
路は、縦続接続される複数の遅延素子により形成され、
所定の入力クロックを入力して、前記複数の遅延素子を
形成する各遅延素子を介して複数の遅延クロックを出力
するクロック遅延回路と、前記入力クロックを入力し、
前記クロック遅延回路より入力される遅延クロックの出
力されるタイミングにおいて、当該入力クロックのレベ
ルを取込み出力するクロック・レベル検出回路と、前記
クロック遅延回路より出力される複数の遅延クロック
と、前記クロック・レベル検出回路より出力される入力
クロックの取込みレベルとを入力して、前記入力クロッ
クのレベルが変化している前記クロック遅延回路におけ
る遅延素子の段数の位置データを検出して出力するクロ
ック遅延量検出回路と、前記位置データと、変調信号を
形成するディジタル・データとを入力して演算処理を行
い、前記位置データに対応する遅延クロック選択用のク
ロック遅延段数データ信号を出力する演算回路と、前記
クロック遅延回路より出力される複数の遅延クロックを
入力し、前記クロック遅延段数データ信号を介して、前
記複数の遅延クロックの内より１つの遅延クロックを選
択して出力する選択回路と、前記入力クロックを遅延さ
せて出力する遅延回路と、前記選択回路より出力される
遅延クロックと、前記遅延回路より出力される遅延クロ
ックとを入力して、前記ディジタル・データに対応する
パルス幅変調信号を出力するパルス発生回路とを備えて
構成される。
路は、縦続接続される複数の遅延素子により形成され、
所定の入力クロックを入力して、前記複数の遅延素子を
形成する各遅延素子を介して複数の遅延クロックを出力
するクロック遅延回路と、前記入力クロックを入力し、
前記クロック遅延回路より入力される遅延クロックの出
力されるタイミングにおいて、当該入力クロックのレベ
ルを取込み出力するクロック・レベル検出回路と、前記
クロック遅延回路より出力される複数の遅延クロック
と、前記クロック・レベル検出回路より出力される入力
クロックの取込みレベルとを入力して、前記入力クロッ
クのレベルが変化している前記クロック遅延回路におけ
る遅延素子の段数の位置データを検出して出力するクロ
ック遅延量検出回路と、前記位置データと、変調信号を
形成するディジタル・データとを入力して演算処理を行
い、前記位置データに対応する遅延クロック選択用のク
ロック遅延段数データ信号を出力する演算回路と、前記
クロック遅延回路より出力される複数の遅延クロックを
入力し、前記クロック遅延段数データ信号を介して、前
記複数の遅延クロックの内より１つの遅延クロックを選
択して出力する選択回路と、前記入力クロックを遅延さ
せて出力する遅延回路と、前記選択回路より出力される
遅延クロックと、前記遅延回路より出力される遅延クロ
ックとを入力して、前記ディジタル・データに対応する
パルス幅変調信号を出力するパルス発生回路とを備えて
構成される。
【０００８】なお、前記クロック遅延回路は、当該クロ
ック遅延回路より出力される遅延クロックが、任意数の
遅延素子により形成される遅延素子ブロックを単位とし
て遅延出力されるように構成されてもよい。
ック遅延回路より出力される遅延クロックが、任意数の
遅延素子により形成される遅延素子ブロックを単位とし
て遅延出力されるように構成されてもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、縦属
接続される２５６個のバッファ２を含むクロック遅延回
路１と、当該複数のバッファ２に対応して設けられる４
５６個のフリップフロップ４を含むクロック・レベル検
出回路３と、同様に２５５個のＥＸＯＲ回路６およびエ
ンコーダ７を含むクロック遅延量検出回路５と、読出し
メモリ９および乗算器１０を含む演算回路８と、選択回
路１１と、遅延回路１２と、フリップフロップ１４を含
むパルス発生回路１３とを備えて構成される。
ク図である。図１に示されるように、本実施例は、縦属
接続される２５６個のバッファ２を含むクロック遅延回
路１と、当該複数のバッファ２に対応して設けられる４
５６個のフリップフロップ４を含むクロック・レベル検
出回路３と、同様に２５５個のＥＸＯＲ回路６およびエ
ンコーダ７を含むクロック遅延量検出回路５と、読出し
メモリ９および乗算器１０を含む演算回路８と、選択回
路１１と、遅延回路１２と、フリップフロップ１４を含
むパルス発生回路１３とを備えて構成される。
【００１１】図１において、入力端子５１より入力され
るクロック１０１は、クロック遅延回路１、クロック・
レベル検出回路３および遅延回路１２に入力される。ク
ロック１０１は、パルス幅変調の周期とデューティを規
定する信号であるが、本実施例においては、このクロッ
ク１０１が、周期＝１×１０-6秒、デューティ＝５０％
であるものとする。クロック遅延回路１は、上述のよう
に２５６個のバッファ２により構成されており、クロッ
ク遅延回路１に入力されるクロック１０１は、各バッフ
ァ２において逐次遅延されてゆき、それぞれのバッファ
２より出力される各遅延クロックは、クロック・レベル
検出回路３に含まれて、それぞれのバッファ２に対応す
るフリップフロップ４に入力されるとともに、選択回路
１１にも入力される。
るクロック１０１は、クロック遅延回路１、クロック・
レベル検出回路３および遅延回路１２に入力される。ク
ロック１０１は、パルス幅変調の周期とデューティを規
定する信号であるが、本実施例においては、このクロッ
ク１０１が、周期＝１×１０-6秒、デューティ＝５０％
であるものとする。クロック遅延回路１は、上述のよう
に２５６個のバッファ２により構成されており、クロッ
ク遅延回路１に入力されるクロック１０１は、各バッフ
ァ２において逐次遅延されてゆき、それぞれのバッファ
２より出力される各遅延クロックは、クロック・レベル
検出回路３に含まれて、それぞれのバッファ２に対応す
るフリップフロップ４に入力されるとともに、選択回路
１１にも入力される。
【００１２】クロック・レベル検出回路３は、上述のよ
うに２５６個のフリップフロップ４により構成されてお
り、これらの各フリップフロップ４に対しては、前記各
遅延クロックが個別に入力され、また、もう一つの入力
として、入力端子５１からのクロック１０１が、それぞ
れのフリップフロップ４に対して共通に入力されてい
る。今、クロック遅延回路１を構成するバッファ２の遅
延時間を２×１０-9秒とすると、クロック・レベル検出
回路３においては、２×１０-9秒単位において入力クロ
ックがサンプリングされる。そして、（１×１０-6）／
（２×１０-9）＝２５０であるが故に、第１番目乃至第
２５０番目のフリップフロップ４からの出力は“Ｈ”レ
ベルとして出力され、第２５１番目以降のフリップフロ
ップ４からの出力は“Ｌ”レベルとして出力される。こ
れらのフリップフロップ４の出力は、クロック遅延量検
出回路５に含まれて、それぞれのフリップフロップ４に
対応するＥＸＯＲ回路６に入力される。
うに２５６個のフリップフロップ４により構成されてお
り、これらの各フリップフロップ４に対しては、前記各
遅延クロックが個別に入力され、また、もう一つの入力
として、入力端子５１からのクロック１０１が、それぞ
れのフリップフロップ４に対して共通に入力されてい
る。今、クロック遅延回路１を構成するバッファ２の遅
延時間を２×１０-9秒とすると、クロック・レベル検出
回路３においては、２×１０-9秒単位において入力クロ
ックがサンプリングされる。そして、（１×１０-6）／
（２×１０-9）＝２５０であるが故に、第１番目乃至第
２５０番目のフリップフロップ４からの出力は“Ｈ”レ
ベルとして出力され、第２５１番目以降のフリップフロ
ップ４からの出力は“Ｌ”レベルとして出力される。こ
れらのフリップフロップ４の出力は、クロック遅延量検
出回路５に含まれて、それぞれのフリップフロップ４に
対応するＥＸＯＲ回路６に入力される。
【００１３】クロック遅延量検出回路５は、上述のよう
に２５５個のＥＸＯＲ回路６により構成されており、こ
れらのＥＸＯＲ回路６に対しては、前記各フリップフロ
ップ４からの出力が、図１に示されるように、それぞれ
のフリップフロップ４の次段のフリップフロップ４から
の出力とともに入力されており、これらのフリップフロ
ップ４の１番目から２５０番目までのフリップフロップ
の出力が“Ｈ”レベルで、２５１番目から２５６番目ま
でのフリップフロップの出力が“Ｌ”レベルになった時
点において、ＥＸＯＲ回路６の出力としては、２５０番
目のＥＸＯＲ回路の出力が“Ｈ”レベルとなり、その他
のＥＸＯＲ回路の出力は“Ｌ”レベルとなる。エンコー
ダ７においては、“Ｈ”レベルを出力するＥＸＯＲ回路
６の位置データが８ビットのデータに変換されて出力さ
れる。この場合、位置データとしては、２５０＝１１１
１１０１０となる。このデータは、パルス幅変調の最大
パルス幅の位置として規定されるデータであり、アドレ
ス・データ１０２として読出しメモリ９に入力される。
に２５５個のＥＸＯＲ回路６により構成されており、こ
れらのＥＸＯＲ回路６に対しては、前記各フリップフロ
ップ４からの出力が、図１に示されるように、それぞれ
のフリップフロップ４の次段のフリップフロップ４から
の出力とともに入力されており、これらのフリップフロ
ップ４の１番目から２５０番目までのフリップフロップ
の出力が“Ｈ”レベルで、２５１番目から２５６番目ま
でのフリップフロップの出力が“Ｌ”レベルになった時
点において、ＥＸＯＲ回路６の出力としては、２５０番
目のＥＸＯＲ回路の出力が“Ｈ”レベルとなり、その他
のＥＸＯＲ回路の出力は“Ｌ”レベルとなる。エンコー
ダ７においては、“Ｈ”レベルを出力するＥＸＯＲ回路
６の位置データが８ビットのデータに変換されて出力さ
れる。この場合、位置データとしては、２５０＝１１１
１１０１０となる。このデータは、パルス幅変調の最大
パルス幅の位置として規定されるデータであり、アドレ
ス・データ１０２として読出しメモリ９に入力される。
【００１４】次に、演算回路８は、読出しメモリ９と、
８ビット×８ビットの乗算回路１０とにより構成されて
いる。読出しメモリ９には所定の定数が格納されてお
り、一般的に、クロック遅延量検出回路５の出力１０２
がｎの場合には、当該出力ｎに対応してｎ／２５５の定
数が出力される。従って、例えばｎ＝２５５の時には１
が出力される。乗算器１０に対しては、８ビットのディ
ジタル・データ１０４と、読出しメモリ９より出力され
るデータ１０３（ｎ／２５５）が入力されて、これらの
両データに対応する乗算処理が行われ、乗算処理結果１
０５が出力されて選択回路１１に入力される。選択回路
１１に対しては、前述のように、クロック遅延回路１よ
り各バッファ２による遅延クロック出力が入力されてお
り、これらの遅延クロックは、上記の乗算処理結果１０
５を介してその内の一つの遅延クロック１０７が選択さ
れて出力される。
８ビット×８ビットの乗算回路１０とにより構成されて
いる。読出しメモリ９には所定の定数が格納されてお
り、一般的に、クロック遅延量検出回路５の出力１０２
がｎの場合には、当該出力ｎに対応してｎ／２５５の定
数が出力される。従って、例えばｎ＝２５５の時には１
が出力される。乗算器１０に対しては、８ビットのディ
ジタル・データ１０４と、読出しメモリ９より出力され
るデータ１０３（ｎ／２５５）が入力されて、これらの
両データに対応する乗算処理が行われ、乗算処理結果１
０５が出力されて選択回路１１に入力される。選択回路
１１に対しては、前述のように、クロック遅延回路１よ
り各バッファ２による遅延クロック出力が入力されてお
り、これらの遅延クロックは、上記の乗算処理結果１０
５を介してその内の一つの遅延クロック１０７が選択さ
れて出力される。
【００１５】一方、遅延回路１２は、バッファにより構
成される遅延回路であり、選択回路１１より出力される
遅延クロック１０７の遅延分を調整するために使用され
る。この遅延回路１２の遅延量は、予めクロック遅延回
路１の出力が、選択回路１１を通過するまでの遅延量と
等しくなるように設定される。パルス発生回路１３は、
リセット機能付きのフリップフロップ１４により形成さ
れており、ディジタル・データ１０４としてハイレベル
のデータが乗算器１０に入力され、フリップフロップ１
４のクロック端子に遅延回路１２の出力として遅延クロ
ック１０６が入力されて、リセット端子に選択回路１１
の遅延クロック１０７が入力されると、当該パルス発生
回路１３からはパルス変調出力１０８が出力されるよう
に構成されている。この場合、フリップフロップ１４に
おいては、クロック端子に入力される遅延クロック１０
６の立ち上りでデータが取込まれて出力されるため、リ
セット端子がハイレベルの場合には、出力としては強制
的にロウレベルが出力される。また、遅延回路１２から
出力される遅延クロック１０６の立ち上りにおいてはハ
イレベルが出力され、選択回路１１より出力される遅延
クロック１０７がハイレベルとなった時には、ロウレベ
ルが出力される。
成される遅延回路であり、選択回路１１より出力される
遅延クロック１０７の遅延分を調整するために使用され
る。この遅延回路１２の遅延量は、予めクロック遅延回
路１の出力が、選択回路１１を通過するまでの遅延量と
等しくなるように設定される。パルス発生回路１３は、
リセット機能付きのフリップフロップ１４により形成さ
れており、ディジタル・データ１０４としてハイレベル
のデータが乗算器１０に入力され、フリップフロップ１
４のクロック端子に遅延回路１２の出力として遅延クロ
ック１０６が入力されて、リセット端子に選択回路１１
の遅延クロック１０７が入力されると、当該パルス発生
回路１３からはパルス変調出力１０８が出力されるよう
に構成されている。この場合、フリップフロップ１４に
おいては、クロック端子に入力される遅延クロック１０
６の立ち上りでデータが取込まれて出力されるため、リ
セット端子がハイレベルの場合には、出力としては強制
的にロウレベルが出力される。また、遅延回路１２から
出力される遅延クロック１０６の立ち上りにおいてはハ
イレベルが出力され、選択回路１１より出力される遅延
クロック１０７がハイレベルとなった時には、ロウレベ
ルが出力される。
【００１６】上記の説明より明らかなように、本発明の
パルス幅変調回路においては、総体的に、ディジタル・
データ１０４により選択回路１１における時間選択位置
が決定され、またパルス変調波出力１０８におけるパル
ス幅が決定される。また、クロック・レベル検出回路３
とクロック遅延量検出回路５とにより、最大パルス幅と
なるクロック遅延回路１の時間位置が測定されている。
本実施例における動作を示す各信号のタイミング図を、
図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）および（ｈ）と、図３（ａ）、（ｂ）、
（ｃ）および（ｄ）に示す。なお、図２（ｂ）に示され
る演算用クロックとしては、その周波数は入力クロック
１０１の１０倍の周波数が用いられている。
パルス幅変調回路においては、総体的に、ディジタル・
データ１０４により選択回路１１における時間選択位置
が決定され、またパルス変調波出力１０８におけるパル
ス幅が決定される。また、クロック・レベル検出回路３
とクロック遅延量検出回路５とにより、最大パルス幅と
なるクロック遅延回路１の時間位置が測定されている。
本実施例における動作を示す各信号のタイミング図を、
図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）および（ｈ）と、図３（ａ）、（ｂ）、
（ｃ）および（ｄ）に示す。なお、図２（ｂ）に示され
る演算用クロックとしては、その周波数は入力クロック
１０１の１０倍の周波数が用いられている。
【００１７】なお、数値例として、変調周波数＝１ＭＨ
ｚ、パルス幅の変化ステップ＝０．４％の時に、必要と
されるクロック周波数は、１０ＭＨｚとなる。これは、
従来例の場合の１００ＭＨｚに対比して１／１０の周波
数である。また、アナログ方式の場合と比較しても、回
路構成がディジタル回路により実現されるために、ディ
ジタル・アナログのレベル変換回路が不要になるという
利点がある。
ｚ、パルス幅の変化ステップ＝０．４％の時に、必要と
されるクロック周波数は、１０ＭＨｚとなる。これは、
従来例の場合の１００ＭＨｚに対比して１／１０の周波
数である。また、アナログ方式の場合と比較しても、回
路構成がディジタル回路により実現されるために、ディ
ジタル・アナログのレベル変換回路が不要になるという
利点がある。
【００１８】次に、図４に示されるのは、本発明の第２
の実施例を示すブロック図である。図４に示されるよう
に、本実施例は、直列接続される２個のバッファを単位
として、縦属接続される２５６個のバッファ２を含むク
ロック遅延回路１と、当該複数のバッファ２に対応して
設けられる１２８個のフリップフロップ４を含むクロッ
ク・レベル検出回路３と、同様に１２８個のＥＸＯＲ回
路６およびエンコーダ７を含むクロック遅延量検出回路
５と、読出しメモリ９および乗算器１０を含む演算回路
８と、選択回路１１と、遅延回路１２と、フリップフロ
ップ１４を含むパルス発生回路１３とを備えて構成され
る。
の実施例を示すブロック図である。図４に示されるよう
に、本実施例は、直列接続される２個のバッファを単位
として、縦属接続される２５６個のバッファ２を含むク
ロック遅延回路１と、当該複数のバッファ２に対応して
設けられる１２８個のフリップフロップ４を含むクロッ
ク・レベル検出回路３と、同様に１２８個のＥＸＯＲ回
路６およびエンコーダ７を含むクロック遅延量検出回路
５と、読出しメモリ９および乗算器１０を含む演算回路
８と、選択回路１１と、遅延回路１２と、フリップフロ
ップ１４を含むパルス発生回路１３とを備えて構成され
る。
【００１９】図４より明らかなように、本実施例の第１
の実施例との相違点は、クロック遅延回路１において遅
延作用を呈するバッファ２が、２段のバッファを１遅延
単位として動作している点にあり、これにより、第１の
実施例の場合と同一のクロック遅延量を必要とする場合
においては、クロック遅延回路１より出力される遅延ク
ロックの出力の数が少なくなるために、クロック遅延回
路１の次段以降のハードウェア量が減少する。即ち、次
段のクロック・レベル検出回路３を構成するフリップフ
ロップ４の個数は１２８個となり、またクロック遅延量
検出回路５に含まれるＥＸＯＲ回路６の所要個数も１２
７個ということになり、更に、エンコーダ７の出力は７
ビット出力となる。
の実施例との相違点は、クロック遅延回路１において遅
延作用を呈するバッファ２が、２段のバッファを１遅延
単位として動作している点にあり、これにより、第１の
実施例の場合と同一のクロック遅延量を必要とする場合
においては、クロック遅延回路１より出力される遅延ク
ロックの出力の数が少なくなるために、クロック遅延回
路１の次段以降のハードウェア量が減少する。即ち、次
段のクロック・レベル検出回路３を構成するフリップフ
ロップ４の個数は１２８個となり、またクロック遅延量
検出回路５に含まれるＥＸＯＲ回路６の所要個数も１２
７個ということになり、更に、エンコーダ７の出力は７
ビット出力となる。
【００２０】なお、本実施例においては、クロック遅延
回路１における遅延素子構成要素として、バッファ２を
用いる例についての説明を行っているが、これらのバッ
ファ２の代りに、例えばＡＮＤ回路等のように、遅延時
間の大きな論理回路を使用しても、本発明が有効に適用
されることは云うまでもない。
回路１における遅延素子構成要素として、バッファ２を
用いる例についての説明を行っているが、これらのバッ
ファ２の代りに、例えばＡＮＤ回路等のように、遅延時
間の大きな論理回路を使用しても、本発明が有効に適用
されることは云うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明は、縦続接
続される複数の論理回路の遅延作用を用いることによ
り、パルス幅の設定がクロックの周期よりも遥かに短か
い時間単位において行うことが可能となり、これによ
り、必要クロック周波数を十分に低い周波数に設定する
ことができるという効果がある。
続される複数の論理回路の遅延作用を用いることによ
り、パルス幅の設定がクロックの周期よりも遥かに短か
い時間単位において行うことが可能となり、これによ
り、必要クロック周波数を十分に低い周波数に設定する
ことができるという効果がある。
【００２２】勿論、アナログ方式に対比しては、回路構
成をより簡易化することができるという効果がある。
成をより簡易化することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作を示すタイミング図
である。
である。
【図３】第１の実施例における動作を示すタイミング図
である。
である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来例を示すブロック図である。
【図６】従来例における動作を示すタイミング図であ
る。
る。
【図７】他の従来例を示すブロック図である。
【図８】他の従来例における動作を示すタイミング図で
ある。
ある。
１ クロック遅延回路 ２ バッファ ３ クロック・レベル検出回路 ４、１４ フリップフロップ ５ クロック遅延量検出回路 ６ ＥＸＯＲ回路 ７ エンコーダ ８ 演算回路 ９ 読出しメモリ １０ 乗算器 １１ 選択回路 １２ 遅延回路 １３ パルス発生回路 １５ 三角波発生器 １６ アナログ・コンパレータ １７ カウンタ １８ 加算器 １９ ディジタル・コンパレータ
Claims (2)
- 【請求項１】 縦続接続される複数の遅延素子により形
成され、所定の入力クロックを入力して、前記複数の遅
延素子を形成する各遅延素子を介して複数の遅延クロッ
クを出力するクロック遅延回路と、 前記入力クロックを入力し、前記クロック遅延回路より
入力される遅延クロックの出力されるタイミングにおい
て、当該入力クロックのレベルを取込み出力するクロッ
ク・レベル検出回路と、 前記クロック遅延回路より出力される複数の遅延クロッ
クと、前記クロック・レベル検出回路より出力される入
力クロックの取込みレベルとを入力して、前記入力クロ
ックのレベルが変化している前記クロック遅延回路にお
ける遅延素子の段数の位置データを検出して出力するク
ロック遅延量検出回路と、 前記位置データと、変調信号を形成するディジタル・デ
ータとを入力して演算処理を行い、前記位置データに対
応する遅延クロック選択用のクロック遅延段数データ信
号を出力する演算回路と、 前記クロック遅延回路より出力される複数の遅延クロッ
クを入力し、前記クロック遅延段数データ信号を介し
て、前記複数の遅延クロックの内より１つの遅延クロッ
クを選択して出力する選択回路と、 前記入力クロックを遅延させて出力する遅延回路と、 前記選択回路より出力される遅延クロックと、前記遅延
回路より出力される遅延クロックとを入力して、前記デ
ィジタル・データに対応するパルス幅変調信号を出力す
るパルス発生回路と、 を備えることを特徴とするパルス幅変調回路。 - 【請求項２】 前記クロック遅延回路が、当該クロック
遅延回路より出力される遅延クロックが、任意数の遅延
素子により形成される遅延素子ブロックを単位として遅
延出力されるように構成される請求項１記載のパルス幅
変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17785692A JPH0621790A (ja) | 1992-07-06 | 1992-07-06 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17785692A JPH0621790A (ja) | 1992-07-06 | 1992-07-06 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621790A true JPH0621790A (ja) | 1994-01-28 |
Family
ID=16038288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17785692A Withdrawn JPH0621790A (ja) | 1992-07-06 | 1992-07-06 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716238A (en) * | 1995-09-08 | 1998-02-10 | Sumitomo Wiring Systems, Ltd. | Housing for an electrical device |
| US9621040B2 (en) * | 2015-08-20 | 2017-04-11 | Sanken Electric Co., Ltd. | PWM signal generator and switching power supply device having same |
-
1992
- 1992-07-06 JP JP17785692A patent/JPH0621790A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716238A (en) * | 1995-09-08 | 1998-02-10 | Sumitomo Wiring Systems, Ltd. | Housing for an electrical device |
| US9621040B2 (en) * | 2015-08-20 | 2017-04-11 | Sanken Electric Co., Ltd. | PWM signal generator and switching power supply device having same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |