KR950012379B1 - 직렬 비트 디지털 신호 처리 장치 - Google Patents

직렬 비트 디지털 신호 처리 장치 Download PDF

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알 씨 에이 라이센싱 코포레이션
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Abstract

내용 없음.

Description

직렬 비트 디지털 신호 처리 장치
제1도는 본 발명을 구현한 부호 확장 레이즈터를 포함하는 직렬 비트 디지털 처리 소자의 블록도.
제2도는 본 발명을 구현한 직렬 처리기에 대한 시스템 타이밍을 도시하는 클럭 타이밍 파형도.
제3도 내지 제8도는 본 발명을 구현한 직렬 산술 처리 소자의 블록도.
제9a도는 제1도 및, 제3도 내지 제8도에 도시된 회로를 이용하는 직렬 비트 디지털 엔벨로프 검출기를 부분적으로 도시하는 부분 블록도.
제9b도는 제9a도의 장치와 아날로그적으로 등가인 장치.
* 도면의 주요 부분에 대한 부호의 설명
10 : 단자, 14 : 레지스터
16 : 부호 확장 래치, 18 : 직렬 산술 처리 유니트
22 : 제어 유니트, 36 : 가산기
46 : 반가산기, 54 : 멀티플랙서
61 : 비교기
[발명의 분야]
본 발명은 직렬 다중 비트 워드 또는 샘플로서 발생하는 디지털 신호들을 처리하는 회로에 관한 것이다.
[종래기술]
집적 회로 기술 분야에서의 최근 발전은 디지털 신호 처리 시스템의 이용을 증가시키는데 일조하였다. 이러한 디지털 시스템들은 아날로그 신호 처리 시스템과 비교할 때 신호 처리 시스템을 구현하는데 필요하나 부품수를 줄임으로써 신뢰도를 증가시켰다. 또한, 디지털 신호 처리 시스템의 단순화된 자동조립 및 검사는 이 시스템 내에 있을 수 있는 디지털적으로 조정 가능한 변수들에 의해 가능하다. 특정예로서, 디지털 텔레비젼 수상기 및 오디오 콤팩트 디스크 플레이어를 들 수 있다.
일반적으로 디지털 처리 시스템에는 두가지 종류, 즉 직렬 비트용 및 병력 비트용이 있다. 병렬 비트 시스템은 더 큰 대역폭의 신호를 처리할 수 있지만 더 많은 하드웨어를 필요로 하고, 반면에 직렬 비트 시스템은 일반적으로 더 단순하지만 신호 대역폭이 제한된다(적어도 경제적인 소비자용 제품에 대해서는), 디지털 신호 처리 기술의 현재 상황과 관련하여, 비디오 신호의 대역폭을 고려해볼 때 디지털 비디오 시스템은 병렬 비트 기술로 실현되는 것이 필요하다. 그러나, 예로서, 오디오 신호의 대역폭은 직렬 비트 디지털 처리를 허용할 만큼 충분히 좁다.
직렬 디지털 신호는 멀티 비트의 2진 샘플로서, 소정 샘플을 구성하는 각각의 비트들은 때를 맞춰 순차적으로 발생하되, 최하위 비트(LSB)가 제일 먼저 발생하고 부호 비트 또는 최상위 비트(NSB)는 제일 마지막으로 발생한다. 샘플은 신호 진폭을 나타내는 2진수이다. 디지털 직렬 비트 처리 시스템에 있어서, 샘플은 산술적으로 처리된다. 신호 증폭 또는 감쇠는 각각 샘플 곱셈 즉 중배(multiplication) 및 나눗셈 즉 분할(division)에 대응한다. 2의 거듭제곱에 의한 곱셈은 대응 샘플내의 비트수를 각각의 2의 제곱당 1비트씩 증가시키고, 나눗셈은 샘플내의 비트수를 사실상 감소시킨다. 두 개의 N비트 샘플이 곱해지면 2N 비트 샘플이 된다. 두 개의 N비트 샘플의 합 또는 차는 (N+1)비트 샘플이 된다.
통상, 직렬비트 디지털 처리 시스템에서, 샘플들은 전술한 수학적 함수들 각각에 대해 순차적으로 처리된다. 그 결과, 처리된 샘플의 비트수는 증가하거나 감소한다, 샘플 비트는 순차적으로 발생하므로, 샘플 비트의 폭의 변화는 시스템 설계자에게 상당한 타이밍상의 어려움을 발생시킴을 쉽게 알수 있다. 예를들어 덧셈은 샘플 연산당 특정 개수의 클럭 펄스를 필요로 하는 반면 곱셈은 샘플 연산당 또다른 개수의 클럭 펄스를 필요로 한다.
본 발명의 목적은 직렬 비트 디지털 신호 처리 시스템의 설계를 단순화하는 장치를 제공하는 것이다.
[발명의 개요]
본 발명은 프레임 기초(frame oriented)직렬 비트 디지털 신호 처리 시스템에 관한 것으로, 이때 프레임은 두 개의 연속하는 N비트 직렬 샘플 사이의 기간을 정의하고 있다. 상기 시스템내의 기능적 구성요소로서, LSB를 처음으로 하고 MSB를 최종적으로 하는 순서로 인가된 각 샘플의 숱차 비트를 수신 및 출력하는 직렬력 레지스터를 포함한다. 래치가 상기 직렬 레지스터의 출력에 직렬로 접속된다. 직렬 비트들은 각각의 샘플을 적절히 조정하는 방식으로 상기 래치를 순차적으로 통과한다. 일단 래치에 들어온 부호 비트는 이 래치내에 보유되고, 부호 비트의 상태는 각 프레임 기간의 나머지 동안 복제된다. 상기 레지스터 및 부호 비트 확장 장치는 표준화된 클럭킹(clocking) 및 신호 제어로 처리계에서 변하는 샘플 비트 폭을 무리없이 수용하는 수단을 제공한다.
[양호한 실시예의 설명]
제1도의 장치는 본 발명의 일시예의 기본형이며, 이에 대해서는 제2도에 도시된 클럭 파형을 참조하여 설명될 것이다. 제1도에서, 처리될 직렬 디지털 샘플이 단자(10)로 인가된다. 상기 샘플은 제2도의 파형 ST에 의해 정해지는 샘플율에서 파형 CLOCK에 이해 결정되는 샘플 비트율로 발생한다. 샘플당 비트수는 N일수도 있지만, 일반적으로 샘플의 해상도는 N비트 이하이다. 즉, 비록 각각의 샘플이 N비트를 포함할지라도, 이 샘플이 표현 가능한 최대 신호 샘플 값은 (N-V)개 비트를 이용해 표현될 수 있다. N 및 V는 둘다 정수이지만 V값은 시스템의 도처에서 변할 수도 있다. 그 이유는 처리 샘플의 최대값이 증가 또는 감소할 수 있고 그에 따라 이 샘플값을 정의하는데 필요한 비트의 수가 증가 또는 감소할 수도 있기 때문이다. 예를 들어, 한 샘플의 비트수 N가 20이고, 이 샘플이 표현 가능한 최대 샘플값이 255인 경우, 255라는 샘플 값은 8비트를 이용해 표현할 수 있으므로, 이때 V는 12가 된다. 상기 샘플이 두배로 되면, 두배로 된 샘플 값은 8비트를 이용해 표현할 수 있으므로, 이때V는 12가 된다. 이 예에서, V의 값이 11보다 더 클 수는 없다.
각 직렬 샘플의 (N-V)개의 정보 비트는 최하위 비트(LSB)에서 최상위 비트(MSB)로 순차로 발생한다.
여분의 V개 비트는 각 샘플의 MSB 뒤에 붙어서, 처리된 샘플들의 비트 폭 변화를 수용한다. 상기 샘플들은 부호 비트를 나타내는 (N-V)번째 비트를 갖는 2의 보수 형식인 것으로 가정한다. 2의 보수 샘플들을 효율적으로 처리하기 위해, 부호 비트는 통상 각 샘플의 MSB부분을 점유하도록 제한된다. 이러한 조건은 (N-V)번째 부호 비트를 V개의 연속하는 비트 위치에 복제함으로써 본 발명은 이루어진다. (N-V)비트 해상도를 가지며 샘플의 (N-V)번째 부호 비트를 복제한 V개의 여분의 MSB들을 갖는 N비트 샘플이 나타낼수 있는 수치는 (N-V) 비트 샘플이 나타낼 수 있는 것과 동일하다.
제1도에서, (N-V)비트의 2의 보수 샘플이 단자(10)에 인가된다고 가정하자 이 샘플은 N개의 클럭킹 펄스를 갖는 클럭 신호 CLOCK N의 제어하에 N단 직렬 시프트 레지스터(14)로 동기적으로 입력된다. 제1크럭 펄스는 첫 번째 또는 최하위 샘플 비트와 동시에 발생되도록 동기화된다. 상기 샘플 비트는 레지스터(14)의 (N-V)개 최하위 비트 위치들, 즉 레지스터 출력 접속쪽에 가까운 레지스터단으로 입력된다.
상기 레지스터의 V개 상위 위치(입력 접속쪽에 가장 가까운 레지스터단)에 적재되어 있는 정보 1 또는 0일수도 있고, 현재 이들 값은 중요하지 않다. CLOCK N의 N번째 클럭 펄스의 끝에서 CLOCK N은 정지되며 상기 샘플은 다음 샘플 기간까지 상기 레지스터내에 기억된다. 이 예에서, 아직까지는 부호 비트가 상기 레지스터(또는 상기 샘플)의 V개 MSB들로 복제되지 않았다.
현상태에서 일단 소자(16)는 무시하고, 후속 샘플 기간 동안 CLOCK N이 N개 클럭 기간동안 다시 활성화되며 지금 레지스터(14)내에 보유되어 있는 샘플은 직렬 산술 처리 유니트 SAPU(18)에 직렬 비트 상태로 결합된다고 가정하자. 또한, SAPU(18)는 현재 샘플에(N-V)개 이상의 비트로 표현되는 상수를 더하도록 설계된 것으로 가정하자. 만약 현재 샘플의 부호 비트가 복제되지 않았다면, 오류가 발생할 수도 있다. 예를들어, 8이라는 값을 표현하는 2의 보수(01000)가 현재 샘플에 더해진다고 가정하자. 또한, N은 5이고, (N-V)은 4이며, 현재 샘플값은 -1이며, 현재 샘플의 V개 MSB들은 0이라고 가정하자. 정의한 바와 같이, 현재 샘플은 (0111)로 표시된다. 이제 (01000)와 (01111)을 더하면, 그 결과는 (101111)이거나 또는 2의 보수 형태인 -9가 된다. 선택적으로, 현재 샘플의 부호 비트(상기 값(01111)의 왼쪽에서 두 번째 비트)가 MSB에 복제될 경우, 현재 샘플은 (11111)로 된다. 이 값이(01000)와 더해질 때 올바른 결과(00111)가 된다.
부호 비트 복제는 레지스터(14)의 출력 단자에 직렬로 부호 확장 래치(16)를 접속함으로써 이루어진다. 래치(16)는, 먼저 레지스터(14)에 의해 출력된(N-V-1)개 샘플 비트는 통과시키는 반면(N-V)번째 샘플 비트(즉 부호 비트)는 이 샘플 기간의 나머지 시간동안 계속 보유하도록 제어 신호 XND에의해 제어된다. 래치(16)는 텍사스 인스트루먼트사(텍사스주 달라스에 소재)제품인 SN 74 LS 75"쌍안정 래치"일 수도 있다. CLOCK N으로 제공된 클럭 펄스에 대한 래치(16)에 인가되는 제어 신호 XND의 타이및이 제2도에 예시된다.
상기 예에서, 래치(16)는 이 샘플 기간의 나머지 시간동안에(N-V)번째 샘플 비트를 유지하므로, 레지스터(12)의 V개 MSB위치에 기억되어 있던 값은 중요하지 않다는 것을 쉽게 이해할 수 있을 것이다. 그러나, 레지스터(14)내의 (N-V) 비트 샘플의 부호 비트가 V개 MSB위치에 복제될 경우, 제어 신호의 시작이 CLOCK N 의 (N-1)번째 클럭 펄스에 대해 지연될 수도 있음을 주의하라. 이때 샘플 해상도를 정의하는 비트 수는 더 큰 또는 더 작은 수로 변화할 수도 있지만 제어 펄스는 XND상승(leading)의 엣지는 클럭 펄스(N-1)에서 일정하게 유지될 수 있다.
통상, 신호 XND의 정방향 천이(postive going transition)는, 주어진 시스템에서 최소 개수의 비트를 갖는 샘플의 최상위 비트 위치와 대응하는 클럭 펄스 직후에 발생하도록 된다. 상기 시스템에서, 유사한 회로로 더 많은 비트들로 정의되는 샘플을 처리하기 위해서는, 신호 XND의 정방향 천이가 예컨대 플립플롭단들에 의해 적정 개수의 클럭기간만큼 지연된다.
레지스터(14) 및 래치(16)의 결합은 이후부터 부호 확장 시프트 레이스터 SXSR로 표시될 것이다.
상기 SAPU(18)의 출력은 또다른 SXSR(20)에 접속된다. 일반적으로 SAPU(18)은 샘플을 기억하지 않으므로, 처리된 샘플 비트들을 받아들여서 다음 샘플 기간까지 이 처리된 비트율을 기억하기 위해 SXSR(20)이 제공된다. 만약 SAPU(18)가 지연없이 샘플들을 처리한다면, 즉, 각각의 비트에 대한 처리가 그에 대응하는 클럭 기간내에 완료된다며, SXSR(20)는 CLOCK N에 의해 클럭 제어된다. 그러나 만약 처리된 비트가 SAPU(18)내에서 처리될때 비트마다 시간 지연을 초래한다면, SAPU(20)는 다음 샘플 기간에 대해 레지스터내의 샘플 비트들을 적절히 올바르게 조정하기 위해 N개 이상의 펄스들로 클럭 제어되어야만 한다.
샘플 비트가 SAPU(18)내에서 처리될 때 M개 클럭 펄스 기간동안의 지연을 초래한다고 가정하자. 각 샘플의 처리를 종료하는 즉시, 처리된 샘플의 LSB를 N단 SXSR(20)의 LSB위치에 상주시키기 위해, SXSR(20)은 (N+M) 클럭 펄스들로 클럭 제어되어야 한다. 제1도 및 제2도에서, CLOCK P는 적정 개수의 펄스를 제공한다.
일반적으로, CLOCK P은 시스템내에서 가장 큰 처리 지연을 유발하는 특정 SAPU을 조화시키기 위해 한 샘플 기간당 다수의 펄스를 제공한다. 추가의 레지스터단이 다른 SAPU들(비교적 작은 처리 지연을 가짐)과 대응하는 SXSR들 사이에 접속되고, 공통 클럭 신호 CLOCK P가 처리 지연을 갖는 대다수의 처리 회로를 위해 이용될 수도 있다. 추가 레지스터단의 수는, 처리 지연(클럭 펄스 기간내의)에 상기 추가단 및 N을 더한 것이 P가 되도록 선택한다.
제1도의 장치는 처리 소자(18)의 입력 및 출력에 SXSR를 구비한다. 일반적으로 SXSR(12)는 이전의 처리단과 관련되며, 이것은 본 발명을 구현하는 산출 처리 소자가 입력 및 출력 SXSR 모두를 필요로 함을 의미하는 것은 아니다. 사실상, 특정 처리 기능들은 SXSR들의 중재 없이 함께 직렬로 연결될 수도 있다.
시스템 클럭들 및 제어 신호들이 제어 유니트(22)에서 발생된다. 제어 유니트(22)는 마스터 클럭 CLOCK을 유도하는 발전기를 포함할 수도 있다. CLOCK N, CLOCK P, 샘플 신호 ST 및 부호 확장 제어 신호 XND를 모두는 종래의 계수 및 게이팅 회로에 의해 상기 마스터 클럭으로부터 유도될 수 있다. 디지털 신호 처리 기술에 숙련된 사람은 제2도에 도시된 관계를 갖는 신호들을 쉽게 발생시킬 수 있을 것이다.
제3도는 정수 값 2-(P-N)을 직렬 샘플에 곱하는 회로를 도시한다. 샘플의 모든 비틀를 하위 비트 방향으로 한 비트 위치만큼 시프트하는 것은 이 샘플을 1/2의 계수로 중배시키는 효과가 있다. 샘플의 모든 비트를 하위 비트 방향으로 N비트 만큼 시프트시키는 것은 2-(P-N)만큼 스케일링하는 효과가 있으며, 비트들은 하위비트 방향으로(P-N)비트 만큼 시프트시키는 것은 2-(P-N)만큼 증배시키는 효과가 있다. 샘플 기간의 시작에서 레지스터(12)가 N비트 샘플을 보유한다고 가정하자. 또한, SXSR 레지스터(12,25)가 동일 개수의 단을 갖는다고 가정하자. SXSR(12)은 CLOCK N에 의해 클럭 제어되고, SXSR(25)은 CLOCK P에 의해 클럭 제어된다(단 P>N). N클럭 펄스 이후, SXSR(12)내의 샘플은 SXSR(25)로 전달된다. 그러나, CLOCK P는 SXSR(25)의 끝까지 계속해서 샘플을 제어한다. (P-N)개의 샘플 비트는 SXSR(25)의 우단부에서 손실된다. CLOCK P 펄스열의 종료시, 원래 N비트 샘플의 (2N-P)개 상위 비트들은 레지스터(25)의 (2N-P)개 LSB 위치를 차지한다. 레지스터(25)외(P-N)개 MSB위치에는 레지스터(12)로부터 샘플의 부호 비트가 복제되어 적재된다. 레지스터 (25)내의 샘플 값은 위치의 변화로 인해 원래 N비트 샘플 값의 2_(P-N)배가 된다. 레지스터(25)의 부호 확장 래치는 (N-1)개 클럭 펄스 이후에 활성화되어, 기억된 샘플의 부호 비트를 복제한다. 레지스터(25)에서 부호 비트 복제는 증배를 위해 레지스터(12) 로부터의 (P-N)개 비트가 레지스터 밖으로 제어되는 동안 발생한다. 상기 회로의 실제 구현을 위해, CLOCK P의 클럭 펄스 갯수에서 CLOCK N의 클럭 펄스 개수를 뺀 것이 원래 샘플의 해상도를 정의하는 비트의 개수 보다는 적어야 하며, 그렇지 않은 경우, 시프트된 샘플의 값은 0이 될 것이다.
제4도는 샘플을 한 샘플 기간 만큼 지연시키는 단(stage)의 일실시예이다. 이 회로는 SXSR(12), (P-N)단 시프트 레지스터(26) 및 SXSR(27)의 직렬 접속으로 구성된다. (P-N) 값은 CLOCK P와 CLOCK N 사이의 펄스 수의 차와 같다. 각각의 레지스터(12 및 27)내의 단위 수는 N이라고 가정하자. 접합된 레지스터(26,27)의 단의 수는 (P-N) +N 즉 P이다. 따라서, SXSR(12)의 LSB를 SXSR(27)의 LSB 위치로 적재하는데는 P 개의 클럭 펄스가 필요하다. 이것은 정확히 각 샘플 기간동안 CLOCK P 펄스열로 발생하는 펄스의 개수이다. 따라서, 레지스터(26,27)가 CLOCK P에 의해 동기된다면 이들은 한 샘플기간만큼이 지연을 제공한다. 직렬 디지털 처리 기술에 숙련된 사람은 레지스터(26)가 상기 마스터 클럭 CLOCK에 의해 계속 제어될 수도 있음을 쉽게 인지할 것이다. 또한 레지스터(26,27)를 대신하하여 N단 SXSR이 대체되어 CLOCK N 에 의해 제어됨으로써, 직렬 샘플에 대해 한 샘플 주기 만큼의 지연을 제공할 수 있음도 인지할 것이다.
다음, 레지스터(26,27)가 CLOCK N에 의해 제어되는 것을 생각해 보자. 이 예에서 CLOCK N 펄스열의 종료시 SXSR(12)에서 출력된 샘플의 MSB는 레지스터(27)의 (P-N)번째 LSB 위치에 있을 것이다. 사실상, 상기 샘플의 모든 비트는 (P-N)개의 MSB 위치로 이동되었다. 이러한 비트 위치의 이동은 샘플을 2(P-N)만큼 중배시키는 것과 같다. 그리하여, 2의 배수 만큼 증배시키는 것은 신호 처리 경로내에 레지스터 단들을 삽입시킴으로써 수행될 수 있으며, 2의 배수만큼 나누는 것은 예컨대 레지스터의 클럭 신호인 클럭 펄스를 더함으로써 수행될 수 있다.
제5도는 두 개의 샘플을 더하는 회로를 도시한다. 더해질 신호들(SA 및 SB)은 각각 SXSR들(30,32)에 의해 제공된다. SXSR(32)로부터 제공된 샘플 SA 및 SB(32)로부터 제공된 샘플 SB은 전 가산기(36)의 피가산수/가수 입력 단자 A 및 B에 접속된다. 가산기(36)는 텍사스 인스트루먼트사(텍사스주 달라스소재)에 의해 시판되는 SN74H183형 일수 있다. 가산기(36)에 의해 제공되는 합계 출력 비트들은 "D"형 플리플롭(38)에 접속된다. 플립플롭(38)은 합 신호 경로내에 직렬로 삽입되어, 다음 회로 소자들에게 안정한 합 비트를 제공하는 동안에 각각의 비트 합을 수행하기에 충분한 비트 시간을 가산기(36)에게 제공한다.
가산기(36)로부터의 캐리-아웃(carry-out) 비트는 상기 "D"형 플립플롭(34)에서 한 클럭 기간동안 지연되며, 가산기(36)의 캐리-인(carry-in) 입력 단자 CI에 접속된다. 플립플롭(34)은 각각의 대응하는 가수 샘플 비트 및 피가산수 샘플 비트를 더할 때 발생하는 캐리를 다음 상위의 각각의 대응하는 가수 샘플 비트 및 피가산수 샘플 비트의 합에 더하도록 한다. 플립플롭(34)은 통상 각 샘플 기간의 시작시 신호ST에 의해 0으로 리세트된다.
플립플롭(38)으로부터 제공되는 합 출력은 입력 샘플과 비교하여 한 클럭 기간만큼 지연된다. 플립플롭(38)의 출력이 CLOCK N에 의해 제어된느 표준 N단 SXSR 레지스터에 접속될 경우, 샘플은 여분의 1비트 지연 때문에 계소 2로 증배된다. 상기 샘플 기간 동안의 샘플 합을 기억하고 이 합을 정규화하기 위해, 플립플롭(38)의 출력은(P-N-1)단 레지스터(40) 및 N단 레지스터(42)의 직렬 결합에 접속된다. 플립플롭(38) 및 레지스터(40)는 레지스터를 형성하고, 이렇게 형성된 레지스터는 SXSR(42)와 결합하여 제4도에 도시된 레지스터(26,27)와 유사한 기능을 수행한다. 신호 CLOCK로 플립플롭(38) 및 레지스터(40)를 제어하는 것과, CLOCK P로 SXSR(42)을 제어하는 것은 각각의 샘플 기간 종료시 각각의 샘플 합이 레지스터(42)내에서 적절히 조정되도록 한다.
제6도는 2의 보수 회로를 도시한다. 2의 보수로 만드는 것은 샘플 비트들을 반전(보수화)하고 여기에 1을 더함으로써 수행되는데, 이것은 보수화된 샘플의 최하위 비트에 1을 더하는 것이다. 제6도에서, 샘플 비트들은 반전기(45)에서 반전되고 표준 반가산기(46)에 접속되는데, 이는 1967년 뉴욕의 스프링어-벨라그(Springer-Verlag)사에서 발행된 Hans W. Gschwind씨의 저서 "디지탈 컴퓨터의 설계", 제135페이지에 설명되어 있다. 반가산기(46)의 출력은 "D"형 플립플롭(38) 및, 레지스터(40)와 SXSR(42)의 직렬 접속에 결합된다. 레지스터(40)와 SXSR(42)의 직렬 접속은 제5도에 유사 결합과 동일한 역할을 한다.
반가산기(46)로부터 출력된 캐리-아웃 Co은 D형 플립플롭(47)에서 한 클럭 기간만큼 지연되며 상기 반가산기의 가수/피가산수 입력 단자중 하나 즉 A로 궤환된다. 플립플롭(47)은 각각의 샘플 기간의 시작시 신호 ST에 의해 1값으로 세트된다. 이것은 보수로 된 샘플의 LSB에 1을 더하여 2의 보수를 만들도록 한다.
제6도에 회로의 동작 원리는 제5도에 도시된 회로에 적용되어 감산기를 형성할 수도 있다. 이것은 가산/피가산수 입력 경로중 하나에 직렬로 반전기(33)를 삽입하고 샘플기간의 시작시 플립플롭(34)을 세팅(가산기 동작을 위한 경우는 플립플롭을 리세팅시켜야 함)으로써 이루어진다.
제7도는 부호 확장 레지스터을 이용하는 절대값 회로를 도시한다. 절대값은 모든 샘플들을 2의 보수화하고 샘플들 및 샘플들 각각의 보수들을 2 : 1 멀티플랙서에 인가함으로써 형성된다. 처리중인 샘플의 부호 비트는 이 부호 비트가 정극성이면 샘플을 통과시키고, 반대로 부극성이면 샘플의 2의 보수를 통과시키도록 멀티플랙서를 제어한다. 제7도에서, 2의 보수 회로는 블록(52)으로 표시되고, 제6도에 도시된 소자(45,46,47,38)와 같은 소자의 조합으로 이루어진다. 2의 보수 회로는 블록(52)의 출력을 멀티플랙서(54)의 한 데이터 입력 단자에 접속된다. 상기 2의 보수 회로(52) 자체에서 발생하는 고유 지연을 보상하기 위해 플립플롭(53)에 의해 지연되는 샘플들은 멀티플랙서(54)의 제2데이타 입력 단자에 인가된다. 멀티플랙서 (54)의 출력은 CLOCK P에 의해 제어되는 레지스터(55,56)에 접속된다. 멀티플랙서는 각 샘플의 부호 비트에 의해 제어되고 이 부호 비트는 샘플 값을 표현하는 비트들 다음에 발생하므로, 샘플 기간의 시작시부터 끝까지 유용한 부호 비트가 제공되어져야 한다. 제7도의 장치에서, 이것은 부호 비트 위치 Qs에서 SXSR(50)을 분기시키고 이 분기된 값을 신호 ST의 제어하에 "D"형 플립플롭(51)에 기억시킴으로써 이루어진다. 특정 샘플에 대한 부호 비트는 플립플롭(51)에 의해 전체 기간동안 레지스터(54)의 제어입력에 인가된다.
제8도는 두 개의 샘플중 더 큰 쪽(SA 또는 SB)을 출력하는 비교기/최대 값 회로를 도시한다. 두 샘플 SA 및 SB 은 각각 직렬로 한 비트씩 N단 레지스터 (66,67)에 적재되고, 여기서 이 샘플들은 모든 샘플 비트의 비교가 비교기(61)에 의해 종료될때까지 유지된다. 레지스터(66,67)의 출력은 비교기(61)의 출력에 의해 제어되는 멀티플랙서(68)의 각 데이터 입력 단자에 접속되고, 이들 두 샘플중 더 큰 쪽이 출력된다. 상기 레지스터(66,67)의 각각에 부호 확장 레치를 부착하는 대신에 하나의 부호 확장 래치(69)가 멀티플랙서(68)의 출력에 직렬로 접속된다.
비교기(61)는 다음과 같이 동작한다. 샘플 SA 및 직렬 AND 게이트(60)의 비반전 입력 및 AND 게이트(62)의 비반전 입력에 인가된다. 샘플SB은 직렬로 AND게이트(60)의 반전 입력 및 AND 게이트(62)의 반전 입력에 인가된다. 게이트(60 및 62)의 출력 단자느그런데 각각 JK 플립플롭(63)의 J 및 K 입력 단자에 접속된다. SA 및 SB의 동시발생 비트가 같은 상태일 경우, AND 게이트(60 및 62)는 둘다 논리 0 출력 상태를 나타낸다. 샘플 SA의 비트가 샘플 SB의 대응하는 비트 보다 클 경우에만 AND 게이트(60)는 논리 1출력 상태를 나타낸다. 샘플 SB의 비트가 샘플 SA의 대응하는 비트 보다 클 경우에는 AND 게이트(62)가 논리 1 출력 상태를 나타낸다. 샘플 기간의 시작시 JK 플립플롭(63)은 그의 출력 Q이 논리 0을 나타내도록 리세트된다. J 및 K입력들이 각각 1 및 0일 때, JK 플립플롭(63)은 논리 0출력을 발생한다. 반대로 J 및 K 입력들이 각각 0 및 1일때는 논리 0출력을 발생한다. 샘플 SA 및 SB이 직렬로 AND 게이트(60 및 62)에 인가되고 이 샘플들이 대응 비트들이 대응 비트들은 같은 값을 가지므로, AND 게이트(60 및 62)는 둘다 논리 0출력을 나타내고 JK 플립플롭(63)은 이전의 (SA,SB) 비트들에 의해 결정되는 출력 상태를 유지한다.
그리하여 JK 플립플롭(63)은 AND 게이트(60)가 논리 1을 나타낼때까지 논리 0을 출력한다. 이것은 SA 및 SB비트들이 각각 1 및 0으로 처음 발생되는 경우에 일어나고 그와 동시에 JK 플립플롭의 출력은 논리 1로 설정되어, 검사되고 있는 개수의 비트에 대해서는 적어도 샘플 SB가 샘플 SA 보다 크다는 것을 나타낸다. SA 및 SB 의 대응하는 비트들이 각각 0 및 1 상태로 발생할때까지 즉, 샘플 SB가 샘플 SA 보다 크다고 나타날때까지 플립플롭은 전술한 상태를 유지한다. 대응하는 모든 샘플 비트쌍이 다르지만 MSB만은 논리 1을 갖는 샘플은, 두 샘플의 비트 모두가 비교기에 직렬 인가된 후에나 플립플롭(63)의 출력 상태를 결정한다.
값을 나타내는 비트의 값과 관계없이 양수는 항상 음수보다 크므로, 2의 보수 샘플들의 극성 차이에 대해 규정되어져야 한다. 반대 극성인 SA 및 SB의 상태는, 샘플 부호 비트가 AND 게이트(60 및 62)의 입력에서 발생할 때, 이 AND 게이트의 출력 상태로 표시되어 진다. 부호 비트의 발생에 있어서, 샘플 SA이 음수이고 샘플 SB이 양수인 경우, AND 게이트(62)는 논리 1 출력 상태를 나타낸다. 샘플 SA은 양수이고 샘플 SB은 음수인 경우, AND 게이트(62)는 논리 1 출력 상태를 나타낸다. 샘플 SA 및 SB 모두가 양수이거나 또는 모두 음수인 경우, AND 게이트(60 및62)는 둘다 논리 1를 나타낸다.
도시된 것처럼 샘플 SA 및 SB의 임의의 극성 조합에 대해, JK 플립플롭(63)의 출력을 AND 게이트(60)의 보수와 논리곱하고, 이것을 다시 AND 게이트(6)의 출력과 논리합한 것은 샘플 SA이 샘플 SB보다 클때는 논리1상태를 갖는 반면 샘플 SB 이 샘플 SA 보다 클때는 논리 0상태를 갖는 제어 신호를 발생한다.
상기 제어 신호를 발생시키기 위해, JK 플립플롭(63)의 출력은 AND 게이트(64)의 비반전 입력에 접속되고 AND 게이트(60)의 출력은 AND 게이트(60)의 반전 입력에 접속된다. AND 게이트(60 및 62)의 출력 단자들은 OR 게이트(65)의 각 입력 단자에 접속되며, OR게이트(65)의 출력은 "D"형 래치(70)의 데이터 입력 단자에 접속된다. 부호 비트가 발생한 후 제어 신호는 래치(70)에 적재되고, 샘플 기간과 같은 시간 동안 기억된다. 래치(70)에 기억된 제어신호는 멀티플랙서(68)의 제어 입력에 접속된다. 제어 신호는 예컨대 한 클럭 2C만큼 지연된 신호 XND에 의해 래치(70)에 적재될 수 있다. 각 샘플 기간동안 발생된 제어 신호는 후속 샘플 기간동안 멀티플랙서를 제어하는데 사용된답니다.
제1도 및 제3도 내지 제8도는 각각 디지털 신호 처리용 부호 확장 레지스터 및, 직렬 디지탈 처리 구성 블록을 형성하는 예컨데 산술 처리 장치와 부호 확장 레지스터들의 조합을 도시한다.
제9도는 진폭 변조 캐리어의 디지털적 표현인 엔벨로프를 제공하는 직렬 비트 디지털 검출기를 형성하는 전술한 회로들의 조합이다. 검출기를 형성하는 회로들을 조합함에 있어서, 다수의 SXSR 레지스터들이 상기 각 회로에 의해 공유된다. 도시를 위해, 제9도의 회로에 입력되는 신호는, NTSC 비디오 신호의 주사선 주파수의 5배 주파수(78.67KHz)를 갖는 캐리어를 나타내며 비교적 저주파 신호(20KHz 이하)로 변조된 다고 가정하자. 또한, 상기 신호는 300KHz샘플율로 발생하는 직렬 비트 2의 보수 신호라고 가정한다. 클럭률 임의로 10.5KHz로 선택되고, 이것은 샘플 기간당 최대 35 클럭 기간을 허용한다. 마지막으로, CLOCK P 및 CLOCK N의 클럭 펄스 수 사이의 차이값(P-N)은11이 되도록 선택된다. 이러한 변수를 이용하여, 제9도의 회로는 표준 방송 텔레비젼 기준 위원회(BSTC) 음성 신호중 2차 오디오 프로그램 신호(SAP)의 존재를 검출하도록 구현될 수도 있다.
상기 직렬 비트 엔벨로프 검출기는 제7도에 도시된 회로와 유사한 절대값 회로(100)와, 제8도에 도시된 회로와 유사한 비교기/최대 값 회로(200), 및 제5도의 회로와 유사한 감산 회로(300)를 포함한다. 제9도의 소자들은 제5도, 제7도 및 제8도에서 그와 대응하는 소자와 같은 번호로 표시된다. 절대 값 회로(100)의 출력 레지스터(제7도에서는 소자(56)로 표시됨)가 비교적 레지스터(67)와 합병된다. 마찬가지로, 감산기(300)의 출력 레지스터(제5도에서는 소자(42)로 표시됨)는 비교기 레지스터(67)와 합병된다.
입력 샘플들 Xn이 절대값 회로(100)의 단자(90)에 인가된다. 소자(52,53)의 한 비트 처리 지연 때문에 2배로 중배된 선행 샘플들 ｜Xn-1｜의 절대 값이 멀티플랙서(54)에 의해 출력되어, (P-N-1)단 레지스터(55)에 접속된다. 레지스터(55)의 추가된 지연은 멀티플랙서(54)로부터 제공된 샘플들을 2(P-N-1) 배 증배시키고, 그리하여 비교시/최대 값 회로(200)의 입력 SA에 인가된 샘플들은 ｜Xn-1｜·2(p-1)이다. (P-N)이 11로 정의되었으므로, 입력 SA에서 입수 가능한 샘플 값은 ｜Xn-1｜·211이다. 상기 샘플은 CLOCK P 에 의해 제어되는 N단 레지스터(66)에 접속된다. P개 클럭 펄스에 맞추어 N단 레지스터내로 샘프을 적재하는 것은 2-(P-N)즉 2-11만큼 증배시키는 효과가 있다. 레지스터(66)로부터 출력된 샘플은, 이 레지스터 입력에 접속된 샘플 보다 한 샘플 기간 만큼 선행하는 샘플에 대응한다. 레지스터(55)내에서의 211승 및 레지스터(66)내에서의 211승을 경험하는 이 샘플은 ｜Xn-2｜와 같게 된다.
비교기/최대 값 회로(200)에 의해 발생된 출력 신호 Yn은 샘플 주기 만큼 지연되어, SA 및SB 입력 단자에 인가된 샘플 보다 더 커진다. 샘플 Yn은 감산기(300)의 감수 입력 단자(31)에는 직접 접속되고 피감수 입력 단자에는 5단 레지스터(95)를 통해 접속된다. 레지스터(95)는 피감수 입력에 인가된 Yn 샘플을 감수 입력에 인가된 Yn보다 25만큼 증배시킨다. 이 값은 플립플롭(38) 및 레지스터(97)를 통해 비교기/최대 값 회로(200)의 SB 입력 단자로 접속되고, 이때 상기 플립플롭(38) 및 레지스터(97)는 차 샘플을 26만큼 증배시킨다. SB입력단자에 접속된 샘플은 Yn(25-1)26즉 Yn(1-2-5)211이다. 따라서, 비교기(200)는 값 ｜Xn-1｜을 값 Yn(1-2-5)와 효과적으로 비교하여, 더 큰쪽을 출력시킨다. 계수(1-2-5)는 엔벨로프 검출기의 시정수를 정의한다. 상기 시정수를 결정하기 위해, 1에서 0으로의 다 단계를 고려해보자. 상기 단계전의 최종 샘플의 경우, 출력 Yn은 1의 갑소가 같다. 상기 단계후 제1샘플 출력의 경우, 출력 Yn은 (1-2-5)와 같고 그것은 Yn(1-2-5)과 0중 큰쪽이다. 상기 단계 후의 n번째 샘플 출력의 경우 출력 Yn은(1-2-5)이다. 상기 출력은 n=21,8 즉 약 22개 출력 샘플후 1/2로 감쇠한다. 각 샘플 기간은 1/3000000초이다. 따라서, 상기 도시한 회로의 시정수는 22/3000000 즉 대략 73마이크로초이다.
청구범위에서, 부호 확장 레지스터로서, 부호 확장 용어는, 이 레지스터의 출력에 직렬로 접속된 래치를 갖는 클럭 제어된 시프트 레지스터로서, 부호 확장 신호의 제어하에 이 레지스터에 의해 출력되는 샘플 비트들을 선택적으로 통과시키거나 또는 특정 비트는 보유하는 레지스터이다.

Claims (8)

  1. 한 샘플의 모든 비트들은 한 샘플 시간 이내에 발생하는, 등간격으로 발생하는 2의 보수 형식의 직렬 비트 디지털 신호를 처리하는 장치에 있어서, 입력 및 출력 단자를 갖는 직렬 산술 처리 유니트(18)와; 입력, 출력, 클럭 입력 및 부호 확장 입력 단자를 갖는 확장 레지스터(14,16); 상기 직렬 산술 처리 유니트를 사이에 두고 상기 직렬 시프트 레지스터와 상기 부호 확장 레지스터를 직렬로 접속시키는 수단과; 샘플 기간당 소정의 제1 개수의 펄스를 갖는 제1클럭 신호(22), 샘플 기간당 소정의 제2갯수의 펄스를 갖는 제2클럭 신호 및, 상기 직렬 비트 디지털 샘플의 소정 비트의 발생시 발생하는 부호 확장 신호를 발생하는 수단과; 상기 제1 및 제2클럭 신호를 각각 상기 직렬 시프트 레지스터 및 부호 확장 레지스터에 접속시키는 수단 및; 상기 부호 확장 신호를 상기 부호 확장 입력단자에 접속시키는 수단을 포함하는 것을 특징으로 하는 비트 디지털 신호 처리 장치.
  2. 제1항에 있어서, 상기 직렬 산술 처리 유니트(SAPU)가 이진 가산기를 포함하되, 이때 이진 가산기는 상기 직렬 산술 처리 장치의 입력 단자에 접속된 제1의 가수/피가산수 입력 단자, 상기 직렬 산술처리 장치의 출력 단자에 접속된 합 출력 단자, 직렬 비트 샘플을 인가하는 제2의 가수.피가산수 입력단자, 캐리-인 및 캐리-아웃 단자를 갖는 전가산기 회로(34,36) 및; 상기 캐리-인 및 상기 캐리-아웃 단자 사이에 접속된 한 샘플 비트 지연 소자(34)로 이루어진 것을 특징으로 하는 직렬 비트 디지털 신호 처리 장치.
  3. 제2항에 있어서, 상기 직렬 산술 처리 유니트의 입력 단자와 상기 제1의 가스/피가산수 입력 단자 사이에 삽입된 반전기(33) 및; 상기 제2 및 제1의 가수/피가산수 입력단자에 인가된 직렬 샘플들 사이의 차를 제공하는 상기 전 가산기에서 각 샘플 기간의 시작시 상기 지연 소자를 1상태로 세트시키는 수단(SET)을 포함하는 것을 특징으로 하는 직렬 비트 디지털 신호 처리 장치.
  4. 제1항에 있어서, 상기 직렬 산술 처리 유니트(SAPU)가 2의 보수화 회로를 포함하되, 상기 2의 보수화 회로는 상기 직렬 산술 철심지어 유니트의 입력 단자에 직렬로 접속되는 반전기(45)와 상기 반전기에 직렬로 접속된 제1의 가수/피가산수 입력 단자, 제2의 가수/피가산수 입력 단자, 상기 직렬 산술 처리 유니트(SAPU)의 출력 단자에 접속된 합 출력 단자 및 캐리-아웃 출력 단자를 갖는 반가산기(46)와; 상기 캐리 -아웃 출력 단자와 상기 제2의 가수/피가수 입력단자 사이에 접속된 한 샘플 비트 기간 지연 소자(47) 및; 각 샘플 기간의 시작시 상기 지연 소자를 1상태로 세트시키는 수단(SET)을 포함하는 것을 특징으로 하는 직렬 비트 디지털 신호 처리 장치
  5. 제1항에 있어서, 상기 직렬 산술 처리 유니트(SAPU)는 직렬 비트 샘플들을 2K배 만큼 증배시키는 이진 곱셈기를 구비하고(단 K는정수임), 이때 상기 이진 곱셈기는 상기 직렬 산술 처리 유니트(SAPU)의 입력 및 출력 단자 사이에 접속된 K단 시프트 레지스터(26)로 이루어진 것을 특징으로 하는 직렬 비트 디지털 신호 처리 장치.
  6. 제1항에 있어서, 상기 직렬 산술 처리 유니트(SAPU)는 절대 값 회로(50,51,52,53,54,55,56)를 포함하되, 상기 직렬 산술 처리 유니트의 입력 단자에 접속된 레지스터(50)는 각 샘플 기간의 시작시 상기 2의 보수 샘플의 부호 비트를 제공하는 탭을 구비하며, 이때 상기 절대값 회로는 상기 부호 비트를 기억하는 상기 탭에 접속된 래치(51)와; 상기 직렬 산술 처리 유니트(SAPU)의 출력 단자에 접속된 출력 단자, 제1 데이터 입력 단자 및 제2데이타 입력 단자를 갖고, 상기 제1 및 제2 데이터 입력 단자에 인가된 샘플들에게 각각 1 또는 0인 부호 비트를 교대로 인가하기 위해 상기 래치에 접속된 제어 단자를 갖는 수위칭 수단(52)과; 상기 직렬 산술 처리 유니트(SAPU)의 입력 단자에 접속된 입력 단자 및 상기 제1데이타 입력단자에 접속된 출력 단자를 갖는 직렬 비트 2의 보수 회로(52) 및; 상기 2의 보수 회로의 처리 지연과 같은 지연 기간을 제공하며, 상기 직렬 산술 처리 유니트의 입력 단자와 상기 제2데이타 입력 단자 사이에 접속된 보상 지연 소자(53)를 포함하는 것을 특징으로 한느 직렬 비트 디지털 신호 처리 장치.
  7. 제6항에 있어서, 상기 직렬 산술 처리 유니트의 출력 단자에 접속된 시프트 레지스터(출력 레지스터)가 비교 수단에 합병되되, 상기 비교 수단은 상기 출력 레지스터(66)의 출력과의 사이에 N개의 단을 사이에 두고 있는 상기 출력 레지스터내의 소정단에 접속되어 있는 제1입력 단자 및, 상기 제1입력 단자에 인가된 샘플들과 비교될 직렬 비트 샘플을 인가하는 제2입력 단자와; 출력 단자를 가지며, 상기 제2입력 단자에 접속된 입력 단자를 갖는 N단 시프트 레지스터(67)와; 상기 출력 레지스터의 출력 단자 및 상기 N단 레지스터의 출력 단자에 각각 접속된 제1 및 제2데이타 입력 단자, 제어 입력 단자 및, 상기 제1 및 제2입력 단자에 인가된 샘플들중 더 큰쪽을 발생시키는 출력 단자를 갖는 제2스위치 수단(68)과; 상기 제1 및 제2입력 단자에 접속되고, 상기 제2입력 단자에 인가된 샘플이 아니라 상기 제1입력 단자에 인가된 샘플이 부호 비트를 제외한 상위 비트 위치에서 논리 1을 나타내거나 또는 상기 제1입력 단자에 인가된 샘플이 정극성이고 상기 제2입력 단자에 인가된 샘플이 부극성일 때, 제1출력 상태를 나타내는 제어 신호를 발생하고, 그렇지 않을때는 제2출력 상태를 나타내는 제어 신호를 발생하는 수단(60,62,63,64,65) 및; 각각 제1 및 제2상태를 나타내는 상기 제어 신호를 상기 제2스위치 수단에 접속시켜, 상기 제어 신호에 따라 상기 제2스위치 수단이 상기 출력 레지스터 또는 상기 N단 레지스터를 자신의 출력 단자에 접속시키도록 하는 래치(70)를 포함하는 것을 특징으로 하는 직렬 비트디지탈 신호 처리 장치.
  8. 제7항에 있어서, 상기 제어 신호 발생 수단이 상기 제1 및 제2 입력 단자에 각기 접속된 각각의 비반전 입려과, 상기 제2 및 제2입력 단자에 각기 접속된 각각의 반전 입력 및, 각각의 출력 단자를 갖는 제1의 AND게이트(60) 및 제2의 AND 게이트(62)와; 상기 제1 및 제2의 AND 게이트의 출력 단자에 각기 접속된 J 및 K 입력 단자 및, 출력 단자를 갖는 JK플립플롭(63)과; 상기 제1의 AND 게이트 및 상기 JK 플립플롭 출력단자에 각기 접속된 반전 및 비반전 입력 단자 및, 출력 단자를 갖는 제3의 AND 게이트(64) 및; 상기 제3 및 제2의 AND 게이트를 출력 단자에 접속된 각각의 입력 단자 및, 상기 래치에 접속된 출력 단자를 갖는 OR 게이트(65)로 이루어진 것을 특징으로 하는 직렬 비트 디지털 신호 처리 장치.
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