JP3276852B2 - 符号変換回路 - Google Patents

符号変換回路

Info

Publication number
JP3276852B2
JP3276852B2 JP18776196A JP18776196A JP3276852B2 JP 3276852 B2 JP3276852 B2 JP 3276852B2 JP 18776196 A JP18776196 A JP 18776196A JP 18776196 A JP18776196 A JP 18776196A JP 3276852 B2 JP3276852 B2 JP 3276852B2
Authority
JP
Japan
Prior art keywords
data
shift register
carry
decimal
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18776196A
Other languages
English (en)
Other versions
JPH1032492A (ja
Inventor
聡 安達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitutoyo Corp
Original Assignee
Mitutoyo Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitutoyo Corp filed Critical Mitutoyo Corp
Priority to JP18776196A priority Critical patent/JP3276852B2/ja
Priority to US08/891,642 priority patent/US5982307A/en
Priority to DE69719120T priority patent/DE69719120T2/de
Priority to EP97305299A priority patent/EP0820148B1/en
Priority to CN97114750A priority patent/CN1106081C/zh
Publication of JPH1032492A publication Critical patent/JPH1032492A/ja
Application granted granted Critical
Publication of JP3276852B2 publication Critical patent/JP3276852B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/02Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
    • H03M7/12Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word having two radices, e.g. binary-coded-decimal code

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Complex Calculations (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、演算結果の表示
等のために用いられる2進数(BIN)データを2進化
10進数(BCD)に変換するための符号変換回路に関
する。
【0002】
【従来の技術】従来より、ディジタル演算処理をBIN
データで実行し、最後の演算結果の表示時点で人間に理
解しやすいBCDデータに変換することが行われてお
り、そのためのBINデータとBCDデータとの符号変
換回路が種々開発されている。この種の符号変換回路
は、一般に1ビット毎に変換処理を実行していく。即
ち、n+1ビットのBINデータbnn-1…b10をB
CDデータに変換する場合、BCDデータは、下記数1
の後段の式のカッコ内を10進補正しながら順番に計算
することにより求められる。
【0003】
【数1】
【0004】10進補正は、BINデータを4ビット毎
に区切ったとき、上記各カッコ内の演算の結果、各4ビ
ットで上位桁への桁上げが発生したとき、又は各4ビッ
トが10以上となったときに、その4ビットのデータに
「0110(6)」(括弧内は16進又は10進表記、
以下同様)を加算することにより実行される。例えば、
BINデータ「1000 1101(8D)」をBCD
データ「0001 0100 0001(141)」に
変換する場合、表1のような演算処理が実行される。
【0005】
【表1】
【0006】
【発明が解決しようとする課題】このように、従来のB
IN→BCD符号変換回路は、手順そのものは単純であ
るものの、n+1ビットのBINデータに対してn+1
回の演算処理を実行しなければならず、演算時間が長
く、データを格納したシフトレジスタをシフトする回数
が多いため、消費電流も大きいという問題点があった。
演算時間が長いということは、動作周波数も高くしなけ
ればならないことを意味し、発振回路等の他の部分の消
費電流も増加させてしまうという問題がある。
【0007】本発明は、このような点を考慮してなされ
たもので、高速且つ消費電流の小さいBIN→BCD符
号変換回路を提供することを目的とする。
【0008】
【課題を解決するための手段】前述した数1を4ビット
単位でカッコで括ると、次の数2のようになる。
【0009】
【数2】
【0010】数2の各カッコ内の演算をクロック信号の
1周期内で実行するようにすれば、数1に基づく処理に
比べて16倍の速さで処理が終了する。
【0011】この発明は、このような点に基づき、2進
データを2進化10進データに変換する符号変換回路に
おいて、第1のクロック信号によってシフト動作して最
終的に変換結果の2進化10進数が下位桁から順番に4
ビットずつ格納される4ビット×n(nは任意の正の整
数)段構成の第1のシフトレジスタと、変換対象の2進
データが上位桁から順番に4ビットずつ格納され前記第
1のシフトレジスタがn段シフトする毎に1段シフトす
るように第2のクロック信号によって制御される4ビッ
ト×m(mは任意の正の整数)段構成の第2のシフトレ
ジスタと、変換処理の中間結果が一時的に格納される中
間結果レジスタと、前記第1のクロック信号の1周期の
前半で前記第1のシフトレジスタから先頭の4ビットの
データを入力すると共にそのデータを10進補正及びキ
ャリー処理しながら4倍して前記中間結果レジスタに格
納し、前記第1のクロック信号の1周期の後半で前記中
間結果レジスタから中間結果を入力すると共にそのデー
タを10進補正及びキャリー処理しながら4倍し且つ前
記第1のシフトレジスタから入力されたデータが最下位
桁であった場合には前記第2のレジスタから先頭の4ビ
ットのデータを10進補正及びキャリー処理しながら加
算して前記第1のシフトレジスタに格納し、前記第1の
シフトレジスタから入力されたデータが最下位桁でなか
った場合には零を10進補正及びキャリー処理しながら
加算して前記第1のシフトレジスタに格納する演算手段
とを備え、前記第2のレジスタに格納された変換対象の
データが全てシフト出力されるまで前記演算手段での演
算処理を繰り返すことにより前記第1のシフトレジスタ
に変換結果を格納するようにしたことを特徴とする。
【0012】この発明によれば、第1及び第2のシフト
レジスタから4ビットずつデータを読み出し、第1のク
ロック信号の1周期の前半と後半とでそれぞれ10進補
正及びキャリー処理を含む4倍演算を行っているので、
第1のクロック信号の1周期で、×16の演算が終了す
る。また、演算に必要となる第1のクロック信号のパル
ス数は、第1及び第2のシフトレジスタ段数をそれぞれ
n×mとした場合、n×mで表される。n及びmは従来
に比べて各々1/4となるため、従来に比べて処理速度
を16倍高速にすることができる。また、×16演算を
第1のクロック信号の前半と後半とで分割しているの
で、×4回路を1つ備えるだけで×16演算が実行で
き、回路規模を大幅に縮小することができる。更に、本
発明によれば、高速に動作可能である分、クロック信号
の周波数を下げることができ、しかもクロック信号の前
半と後半とを別々の演算に使用しているので、演算回数
に対するシフトレジスタのシフト動作の回数が1/2に
削減され、大幅な消費電力の削減が可能である。
【0013】なお、前記演算手段としては、入力された
4ビットのデータを10進補正及びキャリー処理しなが
ら2倍する第1の2倍・10進補正回路と、この第1の
2倍10進補正回路から出力される4ビットのデータを
更に10進補正及びキャリー処理しながら2倍する第2
の2倍・10進補正回路と、この第2の2倍・10進補
正回路の出力と前記第2のシフトレジスタの出力又は零
とを10進補正及びキャリー処理しながら加算する加算
・10進補正回路とにより構成することができる。この
場合、2段の2倍・10進補正回路は、ほぼ同様の構成
とすることができ、また、入出力の組み合わせも4倍・
10進補正回路に比べて遥かに少ないため、回路を簡単
化することができる。
【0014】前記第1及び第2の2倍・10進補正回路
は、例えば前記第1のクロック信号の1周期の前半の処
理で2倍及び10進補正によって発生されたキャリーを
前記第1のクロック信号の1周期だけ保持し、次の前記
第1のクロック信号の1周期の前半の処理で前記保持さ
れたキャリーを演算結果の最下位ビットに付加する第1
のキャリー保持部と、前記第1のクロック信号の1周期
の後半の処理で2倍及び10進補正によって発生された
キャリーを前記第1のクロック信号の1周期だけ保持
し、次の前記第1のクロック信号の1周期の後半の処理
で前記保持されたキャリーを演算結果の最下位ビットに
付加する第2のキャリー保持部とにより構成することが
できる。即ち、あるデータを2倍すると、その最下位ビ
ットは必ず「0」になるので、前の桁(4ビット)でキ
ャリーが発生している場合には、最下位ビットを単に
「1」にするだけでよい。
【0015】また、演算手段へのデータ入力は、例えば
前記第1のクロック信号と同一周期の第1の選択信号に
従って前記第1のシフトレジスタに格納された先頭の4
ビットのデータと前記中間結果レジスタに格納された中
間データとを交互に選択して前記演算手段に供給する第
1の選択手段と、前記第1の選択信号のn周期毎に出力
される第2の選択信号に従って前記第2のシフトレジス
タに格納された先頭の4ビットのデータを選択して前記
演算手段に供給する第2の選択手段とを設けて行えばよ
い。
【0016】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図1は、この発明の一実施例に係
る符号変換回路の構成を示すブロック図である。この回
路には、初期状態では零が格納され最終的に演算結果の
BCDデータが下位桁(LSD)から順番に4ビットず
つ格納される4ビット×n段構成の第1のシフトレジス
タ11,12,…,1nと、変換対象のBINデータが上
位桁(MSD)から順に4ビットずつ格納される4ビッ
ト×m段構成の第2のシフトレジスタ21,22,…,2
mとが設けられている。第1のシフトレジスタ1の出力
は、第1のセレクタ3の一方の入力端に供給され、第2
のシフトレジスタ2の出力は、第2のセレクタ4の一方
の入力端に供給されている。第1のセレクタ3の他方の
入力端には、演算途中の中間結果が一時的に格納される
D型フリップフロップ(以下、D−F/Fと呼ぶ)5の
出力が供給されている。第2のセレクタ4の他方の入力
端には、「0」が与えられている。セレクタ3,4の各
出力データDA,DBは、演算回路6の各入力端に供給
されている。演算回路6は、10進補正及びキャリー処
理を実行しながら第1のシフトレジスタ1に格納された
データを16倍して第2のシフトレジスタ2に格納され
たデータの4ビット分を加算する処理を実行する。演算
回路6の4ビットの出力データDOは、第1のシフトク
ロックSCK1の周期の前半ではD−F/F5に格納さ
れ、後半では第1のシフトレジスタ1に格納される。
【0017】第1のシフトレジスタ1は、第1のシフト
クロックSCK1によって駆動される。第2のシフトレ
ジスタ2は、第1のシフトクロックSCK1がn回出力
される度に1パルス出力される第2のシフトクロックS
CK2によって駆動される。従って、第2のシフトレジ
スタ2が1回シフト動作をする間に第1のシフトレジス
タ1は一巡することになる。第1のシフトクロックSC
K1をインバータ7で反転したクロック信号がD−F/
F5のラッチパルスとなる。つまり、第1のシフトレジ
スタ1のシフト動作とD−F/F5のラッチ動作とは、
シフトクロックSCK1の半周期分ずれることになる。
シフトクロックSCK1をインバータ8,9で遅延させ
た第1の選択信号S1によってセレクタ3は切換動作を
する。また、第2の選択信号S2は、第1のシフトレジ
スタ1の一巡動作の先頭のシフトクロックSCK1と同
一タイミングで出力されるパルスで、セレクタ4を切り
換える。
【0018】図2は、演算回路6の一例を示すブロック
図である。演算回路6は、セレクタ3から出力されるデ
ータDAを入力してそれぞれキャリー処理を含む×2及
び10進補正処理を実行する2段の2倍・10進補正回
路11,12と、その出力とセレクタ4からのデータD
Bとを入力してキャリー処理を含む加算及び10進補正
処理を行ってデータDOを出力する加算・10進補正回
路13とから構成されている。
【0019】2倍・10進補正回路11,12は、図3
の真理値表のような入出力関係を有するものである。即
ち、2倍・10進補正回路11,12に入力される4ビ
ットのデータDA,DCは、10進補正されたデータで
あるから、0000(0)〜1001(9)までの値を
とる。従って、これら入力データを2倍したときに
「9」を超えた場合にキャリーCnを保持する。また、
1周期前の演算でキャリーCn-1が「1」であった場合
には、最下位ビットDC0に「1」を付加する。この結
果、キャリーの有無は1周期遅れて(即ち1桁ずらし
て)次段(に出力されることとなり、これにより4ビッ
トの出力でも桁上げ精度の重みを正確に伝達することが
できる。このような回路は、例えば図4に示すように、
ゲート回路21,22,23,24及びラッチ回路2
5,26によって構成することができる。ここで、ラッ
チ回路25,26は、第1のシフトクロックSCK1の
それぞれ立ち下がり及び立ち上がりタイミングでキャリ
ーCnをラッチする。これらのキャリーCnは、次の4ビ
ットのデータが入力されたときにクロック周期の前半の
演算結果及び後半の演算結果にそれぞれ反映されるよう
になっている。
【0020】加算・10進補正回路13は、図5〜図8
の真理値表のような入出力関係を示すものである。な
お、ここでは、簡単のため前の演算結果によるキャリー
C1,C2が共に0である場合のみ示しているが、実際
にはキャリーC1,C2が演算結果に加算されることに
なるので、入出力の組み合わせは、ここに示した組み合
わせの4倍になる。このような回路は、例えば図9に示
すような構成により実現することができる。入力aには
10進補正された4ビットのデータDDが入力されるの
で、そのデータDDは0〜9までの値であるが、入力b
には第2のシフトレジスタ2からのBINデータが入力
されることがあるので、0h〜FhまでのデータDBが
入力される。10進補正回路31は、入力データが9を
超えたときに、「0110(6)」を加算する。加算器
32,33は、10進データの加算を行う一般的な10
進加算器である。入力データDBは、10進補正回路3
1で10進データとされたのち、10進加算器32,3
3で入力データDDと前回演算演算結果のキャリーとを
加算される。演算結果の2ビットのキャリーC1,C2
はラッチ回路34,35に保持される。これらのキャリ
ーC1,C2は、次の桁の演算で加算される。
【0021】次に、このように構成された符号変換回路
の動作について説明する。図10は、演算動作のタイミ
ングを示すタイミングチャートである。この回路では、
第1のシフトクロックSCK1の立ち上がりと立ち下が
りとで別々の演算処理を実行する。クロックSCK1の
周期の前半(t1)では、第1の選択信号S1が「1」
になり、 第1のシフトレジスタ1がセレクタ3で選択されて演
算回路6へ出力、 演算回路6に入力されたBCDデータDAを2倍・1
0進補正回路11で2倍して10進補正(演算結果
A)、 演算結果Aを更に2倍・10進補正回路12で2倍し
て10進補正(演算結果B)、 その出力と「0」とを加算・10進補正回路13で加
算、 の処理が同時に実行される。この結果、クロックSCK
1の周期の前半では、入力データDAを4倍する処理が
実行される。この中間結果Bは、シフトクロックSCK
1の立ち下がりでD−F/F5に格納される。
【0022】クロックSCK1の周期の後半(t2)で
は、第1の選択信号S1が「0」になる。また、特に第
1のシフトレジスタ1からLSDが出力される一巡周期
の先頭では、第2の選択信号S2も同時に「0」になる
ので、第2のシフトレジスタ2からもBINデータが供
給される。従ってこの期間(t2)では、 D−F/F5の中間結果がセレクタ3で選択されて演
算回路6へ出力、 第2のシフトレジスタ2の出力がセレクタ4で選択さ
れて演算回路6へ出力、 演算回路6に入力されたBCDデータDAを2倍・1
0進補正回路11で2倍して10進補正(演算結果
C)、 演算結果Cを更に2倍・10進補正回路12で2倍し
て10進補正(演算結果D)、 演算結果Dと演算回路6に入力されたBINデータD
Bとを加算・10進補正回路13で加算及び10進補正
(演算結果E)、 の処理が同時に実行される。この結果、クロックSCK
1の周期の後半(t2)では、中間結果Bを更に4倍し
てBINデータDBが加算される処理が実行される。即
ち、クロックSCK1の1周期では、DA×16+DB
の処理が実行されることになる。この演算結果Eは、シ
フトクロックSCK1の立ち上がりで第1のシフトレジ
スタ1nに格納される。
【0023】また、期間t1の演算結果A,Bで発生し
たキャリーは、次のクロックSCK1の周期の前半(t
3)の演算結果A′,B′にそれぞれ反映され、期間t
2の演算結果C,D,Eで発生したキャリーは、次のク
ロックSCK1の周期の後半(t4)の演算結果C′,
D′,D″にそれぞれ反映される。
【0024】次に、BINデータとして「0100 1
101 0111(4D7)」が第2のシフトレジスタ
2に格納され、これをBCDデータ「0001 001
00011 1001(1239)」に変換する場合を
例に挙げて、この符号変換回路の具体的な動作について
説明する。図11,12はタイミングチャート、図13
〜16は同タイミングチャートに示されたT1〜T14
の各タイミングに対応した演算回路6内の各部のデータ
の状態を示す図である。タイミングT1では、第1のシ
フトレジスタ1からのデータDA「0000」とデータ
DB「0000」との演算が実行されるが、初期状態で
は、全てのキャリーが「0」であるから、出力DOは
「0000」であり、これがD−F/F5に格納され
る。
【0025】タイミングT2では、第2のシフトレジス
タ2の出力が選択されるので、データDB「0100
(4)」が加算・10進補正回路13で加算され、出力
DOは「0100」となり、これがタイミングT2の終
わりで第1のシフトレジスタ1nに格納される。以後、
データ「0100(4)」がシフトレジスタ11に格納
されるまで、状態の変化はない。タイミングT3では、
シフトレジスタ11に転送されたデータ「0100
(4)」がデータDAとして与えられ、これが4倍され
る過程で桁上げを発生させるので、2倍・10進補正回
路12の下側のラッチ回路25が「1」に変化する。な
お、図13〜16でキャリーとして“”で囲んだ値は、
変化のあったキャリーを示している。出力DOは10進
補正されて「0110(6)」となり、これがD−F/
F5に格納される。
【0026】タイミングT4では、D−F/F5からの
「0110(6)」がデータDAとして、また第2のシ
フトレジスタ2からのBINデータ「1101(D)」
がデータDBとして演算回路6に供給される。2倍・1
0進補正回路11では桁上げが生じるので上側のラッチ
回路26が「1」になり、データは10進補正されて
「0010」となり、更に2倍・10進補正回路12で
「0100」となり、加算・10進補正回路13で「1
101」と加算されて、10進補正後「0111
(7)」がデータDOとして出力される。このとき、回
路13内でも桁上げが生じるのでのキャリーC1が
「1」に変化する。この演算結果は、第1のシフトレジ
スタ1nに格納される。タイミングT5では、データD
A,DB共に「0000」が供給されるが、2倍・10
進補正回路12の下側のキャリーが「1」であったの
で、データDDは「0001」となり、同時に下側のキ
ャリーは「0」に変化する。D−F/F5には、「00
01」が格納される。
【0027】タイミングT6では、データDAとしてD
−F/F5に格納された「0001」が、データDBと
して「0000」がそれぞれ与えられる。2倍・10進
補正回路11には、上側のラッチ回路26に「1」が残
っているので、その出力DCは「0011」になり、ラ
ッチ回路26は「0」に変化する。加算・10進補正回
路13には、データDDとして「0110」が、データ
DBとして「0000」が与えられ、これらが加算され
るが、加算・10進補正回路13には、キャリーC1と
して「1」が残っているので、その出力DOは「011
1(7)」となる。これが第1のシフトレジスタ1n
格納され、シフトレジスタ1nに格納されていたデータ
「0111(7)」がシフトレジスタ1n-1に格納され
る。以後、データ「0111(7)」がシフトレジスタ
1に格納されるまで、状態の変化はない。タイミング
T7では、シフトレジスタ11に転送されたデータ「0
111(7)」がデータDAとして与えられ、2倍・1
0進補正回路11,12及び加算・10進補正回路13
を通して出力データDOは「1000(8)」になる。
この過程で2倍・10進補正回路11のラッチ回路25
のキャリーは「1」に変化する。
【0028】以下、タイミングT8〜T14についても
同様の手順により、変換処理が実行される。これによ
り、最終的には、第1のシフトレジスタ11,12
3,14にそれぞれ変換結果のデータ「1001
(9)」、「0011(3)」、「0010(2)」、
「0001(1)」が格納されることになる。この時点
で図示しないストップ信号等により変換動作を終了す
る。
【0029】この実施例によれば、1クロック周期で×
16演算を行っているのも拘わらず、演算処理をクロッ
ク周期の前半と後半とで分割し、しかもキャリーが全て
各演算回路の内部にクロックSCK1の1周期だけ保持
されて次の桁の演算処理に反映されるので、全ての演算
回路の入出力データのビット数及びシフトレジスタ1,
2の格納ビット数を4ビットに抑えることができ、回路
構成が極めて簡素化されるという利点がある。
【0030】
【発明の効果】以上述べたようにこの発明によれば、第
1のクロック信号の1周期で、×16の演算が終了する
ので、従来に比べて処理速度を16倍高速にすることが
できる。また、×16演算を第1のクロック信号の前半
と後半とで分割しているので、×4回路を1つ備えるだ
けで×16演算が実行でき、回路規模を大幅に縮小する
ことができる。更に、本発明によれば、シフトレジスタ
のシフト数を削減できることに加え、高速に動作可能で
ある分、クロック信号の周波数を下げることができるの
で、大幅な消費電力の削減が可能であるという効果を奏
する。
【図面の簡単な説明】
【図1】 本発明の一実施例に係る符号変換回路のブロ
ック図である。
【図2】 同回路における演算回路を示すブロック図で
ある。
【図3】 同演算回路における2倍・10進補正回路の
真理値表である。
【図4】 同2倍・10進補正回路の構成を示すブロッ
ク図である。
【図5】 同演算回路における加算・10進補正回路の
真理値表である。
【図6】 同真理値表の続きを示す図である。
【図7】 同真理値表の続きを示す図である。
【図8】 同真理値表の続きを示す図である。
【図9】 同加算・10進補正回路を示すブロック図で
ある。
【図10】 同符号変換回路の演算動作のタイミングチ
ャートである。
【図11】 同回路の具体的な演算動作を説明するため
のタイミングチャートである。
【図12】 図11のタイミングチャートの続きを示す
図である。
【図13】 同タイミングチャートの各時点における演
算回路のデータの状態を示す図である。
【図14】 同タイミングチャートの各時点における演
算回路のデータの状態を示す図である。
【図15】 同タイミングチャートの各時点における演
算回路のデータの状態を示す図である。
【図16】 同タイミングチャートの各時点における演
算回路のデータの状態を示す図である。
【符号の説明】
1,12,…,1n…第1のシフトレジスタ、21,22,
…2n…第2のシフトレジスタ、3…第1のセレクタ、
4…第2のセレクタ、5…D型フリップフロップ、6…
演算回路、11,12…2倍・10進補正回路、13…
加算・10進補正回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−78133(JP,A) 特開 昭57−61333(JP,A) 特開 平3−13011(JP,A) 特開 昭63−276631(JP,A) 実開 昭58−85235(JP,U) 実開 昭59−177645(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03M 7/12 G06F 5/00

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 2進データを2進化10進データに変換
    する符号変換回路において、 第1のクロック信号によってシフト動作して最終的に変
    換結果の2進化10進数が下位桁から順番に4ビットず
    つ格納される4ビット×n(nは任意の正の整数)段構
    成の第1のシフトレジスタと、 変換対象の2進データが上位桁から順番に4ビットずつ
    格納され前記第1のシフトレジスタがn段シフトする毎
    に1段シフトするように第2のクロック信号によって制
    御される4ビット×m(mは任意の正の整数)段構成の
    第2のシフトレジスタと、 変換処理の中間結果が一時的に格納される中間結果レジ
    スタと、 前記第1のクロック信号の1周期の前半で前記第1のシ
    フトレジスタから先頭の4ビットのデータを入力すると
    共にそのデータを10進補正及びキャリー処理しながら
    4倍して前記中間結果レジスタに格納し、前記第1のク
    ロック信号の1周期の後半で前記中間結果レジスタから
    中間結果を入力すると共にそのデータを10進補正及び
    キャリー処理しながら4倍し且つ前記第1のシフトレジ
    スタから入力されたデータが最下位桁であった場合には
    前記第2のレジスタから先頭の4ビットのデータを10
    進補正及びキャリー処理しながら加算して前記第1のシ
    フトレジスタに格納し、前記第1のシフトレジスタから
    入力されたデータが最下位桁でなかった場合には零を1
    0進補正及びキャリー処理しながら加算して前記第1の
    シフトレジスタに格納する演算手段とを備え、 前記第2のレジスタに格納された変換対象のデータが全
    てシフト出力されるまで前記演算手段での演算処理を繰
    り返すことにより前記第1のシフトレジスタに変換結果
    を格納するようにしたことを特徴とする符号変換回路。
  2. 【請求項2】 前記演算手段は、 入力された4ビットのデータを10進補正及びキャリー
    処理しながら2倍する第1の2倍・10進補正回路と、 この第1の2倍10進補正回路から出力される4ビット
    のデータを更に10進補正及びキャリー処理しながら2
    倍する第2の2倍・10進補正回路と、 この第2の2倍・10進補正回路の出力と前記第2のシ
    フトレジスタの出力又は零とを10進補正及びキャリー
    処理しながら加算する加算・10進補正回路とを備えた
    ものであることを特徴とする請求項1記載の符号変換回
    路。
  3. 【請求項3】 前記第1及び第2の2倍・10進補正回
    路は、 前記第1のクロック信号の1周期の前半の処理で2倍及
    び10進補正によって発生されたキャリーを前記第1の
    クロック信号の1周期だけ保持し、次の前記第1のクロ
    ック信号の1周期の前半の処理で前記保持されたキャリ
    ーを演算結果の最下位ビットに付加する第1のキャリー
    保持部と、 前記第1のクロック信号の1周期の後半の処理で2倍及
    び10進補正によって発生されたキャリーを前記第1の
    クロック信号の1周期だけ保持し、次の前記第1のクロ
    ック信号の1周期の後半の処理で前記保持されたキャリ
    ーを演算結果の最下位ビットに付加する第2のキャリー
    保持部とを備えたことを特徴とする請求項2記載の符号
    変換回路。
  4. 【請求項4】 前記第1のクロック信号と同一周期の第
    1の選択信号に従って前記第1のシフトレジスタに格納
    された先頭の4ビットのデータと前記中間結果レジスタ
    に格納された中間データとを交互に選択して前記演算手
    段に供給する第1の選択手段と、 前記第1の選択信号のn周期毎に出力される第2の選択
    信号に従って前記第2のシフトレジスタに格納された先
    頭の4ビットのデータを選択して前記演算手段に供給す
    る第2の選択手段とを更に備えたことを特徴とする請求
    項1記載の符号変換回路。
JP18776196A 1996-07-17 1996-07-17 符号変換回路 Expired - Fee Related JP3276852B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP18776196A JP3276852B2 (ja) 1996-07-17 1996-07-17 符号変換回路
US08/891,642 US5982307A (en) 1996-07-17 1997-07-11 Code translation circuit for converting a binary data to a binary coded decimal data
DE69719120T DE69719120T2 (de) 1996-07-17 1997-07-16 Codeübersetzungsschaltung
EP97305299A EP0820148B1 (en) 1996-07-17 1997-07-16 Code translation circuit
CN97114750A CN1106081C (zh) 1996-07-17 1997-07-17 译码电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18776196A JP3276852B2 (ja) 1996-07-17 1996-07-17 符号変換回路

Publications (2)

Publication Number Publication Date
JPH1032492A JPH1032492A (ja) 1998-02-03
JP3276852B2 true JP3276852B2 (ja) 2002-04-22

Family

ID=16211748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18776196A Expired - Fee Related JP3276852B2 (ja) 1996-07-17 1996-07-17 符号変換回路

Country Status (5)

Country Link
US (1) US5982307A (ja)
EP (1) EP0820148B1 (ja)
JP (1) JP3276852B2 (ja)
CN (1) CN1106081C (ja)
DE (1) DE69719120T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7937510B1 (en) * 2005-02-01 2011-05-03 Altera Corporation Lempel Ziv compression architecture
US7660838B2 (en) * 2005-02-09 2010-02-09 International Business Machines Corporation System and method for performing decimal to binary conversion
US20060179090A1 (en) * 2005-02-09 2006-08-10 International Business Machines Corporation System and method for converting binary to decimal
US7698352B2 (en) * 2005-09-15 2010-04-13 International Business Machines Corporation System and method for converting from scaled binary coded decimal into decimal floating point
US8364734B2 (en) * 2005-09-15 2013-01-29 International Business Machines Corporation Converting from decimal floating point into scaled binary coded decimal
JP5317392B2 (ja) * 2006-04-06 2013-10-16 三菱電機株式会社 デコード回路および表示装置
US7477171B2 (en) * 2007-03-27 2009-01-13 Intel Corporation Binary-to-BCD conversion
US8051118B2 (en) * 2007-04-26 2011-11-01 International Business Machines Corporation Composition of decimal floating point data
US8190664B2 (en) * 2007-04-26 2012-05-29 International Business Machines Corporation Employing a mask field of an instruction to encode a sign of a result of the instruction
US20080270495A1 (en) * 2007-04-26 2008-10-30 International Business Machines Corporation Insert/extract biased exponent of decimal floating point data
US8051117B2 (en) 2007-04-26 2011-11-01 International Business Machines Corporation Shift significand of decimal floating point data
CN101673336B (zh) * 2008-09-12 2012-05-23 晨星软件研发(深圳)有限公司 译码装置及译码方法
JP2012209755A (ja) * 2011-03-29 2012-10-25 Fujitsu Ltd 演算回路及び2進数の変換方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564225A (en) * 1967-11-09 1971-02-16 Leeds & Northrup Co Serial binary coded decimal converter
US4103234A (en) * 1967-11-24 1978-07-25 General Dynamics Corp. System for transmission storage and/or multiplexing of information
FR1594939A (ja) * 1968-12-06 1970-06-08
US3678465A (en) * 1970-06-30 1972-07-18 Ncr Co Control means for an optical bar code serial printer
US3624374A (en) * 1970-11-18 1971-11-30 Control Data Corp Binary to binary coded decimal converter
US3803392A (en) * 1972-10-30 1974-04-09 Amdahl Corp Code converter and method for a data processing system
US4069478A (en) * 1975-11-12 1978-01-17 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Binary to binary coded decimal converter
JPH01157621A (ja) * 1987-12-15 1989-06-20 Fanuc Ltd 2進数から10進数bcdコードへの変換装置

Also Published As

Publication number Publication date
EP0820148A3 (en) 1999-03-17
EP0820148A2 (en) 1998-01-21
DE69719120T2 (de) 2003-08-28
CN1106081C (zh) 2003-04-16
US5982307A (en) 1999-11-09
EP0820148B1 (en) 2003-02-19
CN1175729A (zh) 1998-03-11
DE69719120D1 (de) 2003-03-27
JPH1032492A (ja) 1998-02-03

Similar Documents

Publication Publication Date Title
JP3276852B2 (ja) 符号変換回路
US4797848A (en) Pipelined bit-serial Galois Field multiplier
US4774686A (en) Serial digital signal processing circuitry
US3573448A (en) Hybrid multiplier
JPH02194430A (ja) 除算器
JP2766133B2 (ja) パラレル・シリアル・データ変換回路
KR0147942B1 (ko) 승산기에서의 부스 레코딩회로
US5309385A (en) Vector division processing method and system
US6697830B2 (en) Polynomial coefficient generator
JP2991788B2 (ja) 復号器
US20220166433A1 (en) Multi-bit gray code generation circuit
JP2864598B2 (ja) ディジタル演算回路
US5615141A (en) Multiplying apparatus
JP3123060B2 (ja) ディジタル演算回路
JP2001034457A (ja) 加減算回路
JP3592242B2 (ja) 2進10進変換回路及びその方法
JP3074958B2 (ja) 加算機能付きシリアル乗算器
JPH04345211A (ja) コード変換器
JPH05289850A (ja) 乗算器
JP3851025B2 (ja) 除算回路
JPS63163927A (ja) 乗算回路
JPH039661B2 (ja)
JPH02239325A (ja) 除算回路
JPS63225182A (ja) 同期加算回路
JPH0783268B2 (ja) 16進変換装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140208

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees