JPS63225182A - 同期加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、レーダやソーナ等からの信号のＳｌＮ比を改
善すべくその信号をディジタル的に平均化処理する際に
使用される同期加算回路に関するものである。

［従来の技術］ 従来この種ディジタル的平均化処理においては。

平均化のための除算に高速のバレルシフタが使用可とさ
れ、したがって、入力データの数を２（Ｎ；１以上の正
の整数）としての平均化処理が行なわれるようになって
いる。

［発明が解決しようとする問題点］ したがって、バレルシフタを使用する場合には入力デー
タの数を２　以外に設定し得す、１ｄＢのＳ／Ｎ比改善
で済まされるのに入力データの数をわざわざ２倍にする
必要があるものとなっている。入力データの数を２倍に
する場合にはＳ／Ｎ比が３ｄＢ改善されるが、処理時間
もまた２倍要されるといった不具合があったものである
。

本発明の目的は、入力データの数をジ以外４こも設定筒
として、入力データを高速にディジタル的に平均化処理
し得る同期加算回路を供するにある。

［問題点を解決するための手段］ 上記目的は、同期加算回路の前段に、入力データ各々と
平均化回数Ｍ（Ｍ；２以上の正の整数）の逆数とを乗算
する乗算回路を設けることで達成される。

［作用］ 入力データを平均化処理するに際し、入力データをすべ
て累積加算した後に平均化回数Ｍによって除算するので
はなく、入力データ各々を予め平均化回数Ｍで除算し、
この固定小数点の除算結果を同期加算回路で累積加算す
ることで、結果的に入力データの平均値を得ようという
ものである。

入力データ各々を予め平均化回数Ｍで除算した後に累積
加算する場合は、同期加算回路でのビット数が抑えられ
ることになり、また、平均化回数Ｍを適当に設定する場
合は、必要最小限のＳ／Ｎ比をもった入力データの平均
値が高速にして得られるものである。

［実施例］ 以下、本発明を添附した図により説明する。

図は本発明による同期加算回路の一例での全体構成を示
したものである。これによる場合、外部より適当に設定
される平均化回数ＭはＲＯＭ１にアドレス信号として入
力されることで、ＲＯＭＩからはそのアドレスよりデー
タとして１／Ｍが継続的に読み出されたうえ乗算回路２
に入力されるようになっている。さて、Ｍ個の入力デー
タは所定周期で順次入力されるが、入力データ各々はそ
の乗算回路２・にてＭによって除算されたうえ加算回路
３でレジスタ４からのそれまでの累積加算データと加算
され、この加算結果データはレジスタ４に格納されると
いった処理が繰り返されることで、レジスタ４からはＭ
個の入力データに対する加算処理終了時点でそれら入力
データの平均値が出力データとして得られるものである
。

以上のようにＭの値を任意に設定することで、十分高速
動作が可とされたＲＯＭや乗算回路、加算回路などによ
っては、入力データの平均値が速やかに得られるもので
ある。

［発明の効果］ 以上説明したように７本発明による場合は、平均化回数
Ｍが適当に設定されることで、必要最小限のＳ／Ｎ比を
もった入力データの平均値が速やかにして得られるとい
う効果がある。

【図面の簡単な説明】

図は、本発明による同期加算回路の一例での全体構成を
示す図である。 １・・・ＲＯＭ、２・・・乗算回路、３・・・加算回路
、４・・・レジスタ。

Claims (1)

【特許請求の範囲】
1. １、入力ディジタル信号を累積加算する同期加算回路に
   おいて、同期加算回路の前段に、入力ディジタル信号各
   々と平均化回数Ｍ（Ｍ；２以上の正の整数）の逆数とを
   乗算する乗算回路が設けられ、該回路からの乗算結果が
   同期加算回路で累積加算される構成を特徴とする同期加
   算回路。