JP2643165B2 - 演算回路 - Google Patents
演算回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理回路におけるディジタル
フィルタ等の乗算と累積加算を行なう演算回路に関する
ものである。
フィルタ等の乗算と累積加算を行なう演算回路に関する
ものである。
従来の技術 近年集積回路の発達に伴ない、ディジタル信号処理回
路は音響，映像，情報処理，その他種々の分野で広く利
用されている。その中でディジタル信号処理回路による
演算回路も種々の方式が提案されている。
路は音響，映像，情報処理，その他種々の分野で広く利
用されている。その中でディジタル信号処理回路による
演算回路も種々の方式が提案されている。
以下図面を参照しながら、乗算と累積加算を行なう従
来の演算回路について説明する。第５図は前記演算回路
の一例を示すものである。
来の演算回路について説明する。第５図は前記演算回路
の一例を示すものである。
第５図において８は１クロック周期毎に与えられるｎ
ビット並列ディジタル信号入力81と、１クロック周期毎
に与えられるｍビット並列ディジタル信号入力82との乗
算を行ない、ｎ＋ｍビットの乗算結果82を出力する並列
型乗算器、４は１クロック周期毎に前記並列型乗算器８
が出力する並列ディジタル信号出力83を１クロック周期
遅らせるレジスタ、９は前記レジスタ４が出力する並列
ディジタル信号91及び並列ディジタル信号92を入力し、
累積加算結果93を出力する全加算器、10は前記全加算器
の出力93を１クロック周期遅らせるレジスタ、５はクリ
アー信号51により、前記レジスタ10の出力52と、ゼロと
を切替えて、前記全加算器９に帰還するための切替え装
置である。
ビット並列ディジタル信号入力81と、１クロック周期毎
に与えられるｍビット並列ディジタル信号入力82との乗
算を行ない、ｎ＋ｍビットの乗算結果82を出力する並列
型乗算器、４は１クロック周期毎に前記並列型乗算器８
が出力する並列ディジタル信号出力83を１クロック周期
遅らせるレジスタ、９は前記レジスタ４が出力する並列
ディジタル信号91及び並列ディジタル信号92を入力し、
累積加算結果93を出力する全加算器、10は前記全加算器
の出力93を１クロック周期遅らせるレジスタ、５はクリ
アー信号51により、前記レジスタ10の出力52と、ゼロと
を切替えて、前記全加算器９に帰還するための切替え装
置である。
以上の様に構成された演算回路において、以下その動
作を説明する。まずｎビット並列ディジタル信号入力81
をＤ（ｉ）,mビット並列ディジタル信号入力82をＫ
（ｉ）とする。ｔクロック周期において、Ｄ（ｔ）及び
Ｋ（ｔ）を並列型乗算器８に入力し、その乗算結果をレ
ジスタ４に格納する。そしてｔ＋１クロック周期におい
て、ｔクロック周期における乗算結果91と切替え装置５
の出力92とを全加算器９で加算しレジスタ10に格納す
る。この時クリアー信号51をクリアー状態にする事によ
り、切替え装置５の出力92がリセットされるため、レジ
スタ10にはｔクロック周期における乗算結果が保持され
る。さらにこの時並列型乗算器８においてＤ（ｔ＋１）
とＫ（ｔ＋１）との乗算を行ない、その結果をレジスタ
４に格納する。そしてｔ＋２クロック周期においてクリ
アー信号をスルー状態にする事により、全加算器９でｔ
クロック周期における乗算結果52とｔ＋１クロック周期
における乗算結果91との加算を行ない、同時に並列乗算
器８でＤ（＋２）とＫ（ｔ＋２）との乗算を行なう。以
上の動作をクリアー信号51をスルー状態にしたままでｔ
＋t1＋１クロック周期まで繰り返す事により といったＤ（ｉ）とＫ（ｉ）の乗算と累積加算の演算を
行なう。
作を説明する。まずｎビット並列ディジタル信号入力81
をＤ（ｉ）,mビット並列ディジタル信号入力82をＫ
（ｉ）とする。ｔクロック周期において、Ｄ（ｔ）及び
Ｋ（ｔ）を並列型乗算器８に入力し、その乗算結果をレ
ジスタ４に格納する。そしてｔ＋１クロック周期におい
て、ｔクロック周期における乗算結果91と切替え装置５
の出力92とを全加算器９で加算しレジスタ10に格納す
る。この時クリアー信号51をクリアー状態にする事によ
り、切替え装置５の出力92がリセットされるため、レジ
スタ10にはｔクロック周期における乗算結果が保持され
る。さらにこの時並列型乗算器８においてＤ（ｔ＋１）
とＫ（ｔ＋１）との乗算を行ない、その結果をレジスタ
４に格納する。そしてｔ＋２クロック周期においてクリ
アー信号をスルー状態にする事により、全加算器９でｔ
クロック周期における乗算結果52とｔ＋１クロック周期
における乗算結果91との加算を行ない、同時に並列乗算
器８でＤ（＋２）とＫ（ｔ＋２）との乗算を行なう。以
上の動作をクリアー信号51をスルー状態にしたままでｔ
＋t1＋１クロック周期まで繰り返す事により といったＤ（ｉ）とＫ（ｉ）の乗算と累積加算の演算を
行なう。
次に第６図に乗算と累積加算を行う従来の演算回路に
おける並列型乗算器８の構成例を示す。第６図において
並列ディジタル信号入力をそれぞれ｛D3（ｔ）,D
2（ｔ）,D1（ｔ）,D0（ｔ）｝，｛K3（ｔ）,K2（ｔ）,K
1（ｔ）,K0（ｔ）｝とする。
おける並列型乗算器８の構成例を示す。第６図において
並列ディジタル信号入力をそれぞれ｛D3（ｔ）,D
2（ｔ）,D1（ｔ）,D0（ｔ）｝，｛K3（ｔ）,K2（ｔ）,K
1（ｔ）,K0（ｔ）｝とする。
まず第６図において１はビット乗算器であり、２つの
１ビット入力11,12とそれに対する１ビット乗算出力13
とを有する。上記１ビット乗算器は一般にANDゲートに
より構成される。
１ビット入力11,12とそれに対する１ビット乗算出力13
とを有する。上記１ビット乗算器は一般にANDゲートに
より構成される。
次に２は１ビット全加算器であり、２つの加算入力2
1,22とキャリー入力23,及びそれらの加算の結果得られ
る和出力25,キャリー出力24とを有する。
1,22とキャリー入力23,及びそれらの加算の結果得られ
る和出力25,キャリー出力24とを有する。
以上の様に構成された並列型乗算器に対し、以下その
動作を説明する。まず第６図最上段の１ビット乗算器網
１により、｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝
とK0（ｔ）との乗算を行ない、２段目の１ビット乗算器
網１により、｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D
0（ｔ）｝とK1（ｔ）との乗算を行なう。そしてそれら
の乗算結果13を３段目の１ビット全加算器網２により加
算する。さらに４段目の１ビット乗算器網１により、
｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝とK2（ｔ）
との乗算を行ない、５段目の１ビット全加算器網２によ
り、４段目の１ビット乗算器網１の出力13と、３段目の
１ビット全加算器網２の和出力25及びキャリー出力24を
加算する。以上の動作を各段の１ビット乗算器網１及び
１ビット全加算器網２において行ない、最下段の１ビッ
ト全加算器網２により７段目の１ビット全加算器網２の
和出力25及びキャリー出力24を加算する事により、｛D3
（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝と｛K3（ｔ）,K2
（ｔ）,K1（ｔ）,K0（ｔ）｝との乗算結果｛M7（ｔ）,M
6（ｔ）,M5（ｔ）,M4（ｔ）,M3（ｔ）,M2（ｔ）,M
1（ｔ）,M0（ｔ）｝を得る。
動作を説明する。まず第６図最上段の１ビット乗算器網
１により、｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝
とK0（ｔ）との乗算を行ない、２段目の１ビット乗算器
網１により、｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D
0（ｔ）｝とK1（ｔ）との乗算を行なう。そしてそれら
の乗算結果13を３段目の１ビット全加算器網２により加
算する。さらに４段目の１ビット乗算器網１により、
｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝とK2（ｔ）
との乗算を行ない、５段目の１ビット全加算器網２によ
り、４段目の１ビット乗算器網１の出力13と、３段目の
１ビット全加算器網２の和出力25及びキャリー出力24を
加算する。以上の動作を各段の１ビット乗算器網１及び
１ビット全加算器網２において行ない、最下段の１ビッ
ト全加算器網２により７段目の１ビット全加算器網２の
和出力25及びキャリー出力24を加算する事により、｛D3
（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝と｛K3（ｔ）,K2
（ｔ）,K1（ｔ）,K0（ｔ）｝との乗算結果｛M7（ｔ）,M
6（ｔ）,M5（ｔ）,M4（ｔ）,M3（ｔ）,M2（ｔ）,M
1（ｔ）,M0（ｔ）｝を得る。
発明が解決しようとする問題点 しかしながら上記の様な構成では並列型乗算器と切替
装置の他に全加算器と前記並列型乗算器の出力及び全加
算器の出力を１クロック周期遅延させるレジスタが２段
必要であり、特に入力信号Ｄ（ｉ）,K（ｉ）のビット数
が多い時、その回路規模は膨大なものとなる。
装置の他に全加算器と前記並列型乗算器の出力及び全加
算器の出力を１クロック周期遅延させるレジスタが２段
必要であり、特に入力信号Ｄ（ｉ）,K（ｉ）のビット数
が多い時、その回路規模は膨大なものとなる。
本発明は上記問題点に臨み、非常に簡素な回路構成に
より、従来の演算回路と同等の演算を行なうことを目的
とするものである。
より、従来の演算回路と同等の演算を行なうことを目的
とするものである。
問題点を解決するための手段 上記問題点を解決するために本発明の演算回路は、個
々の１ビット乗算器がそれぞれ２つの相異なる１ビット
ディジタル信号入力の乗算を行う１ビット乗算器網と個
々の１ビット全加算器がそれぞれ３つの相異なる１ビッ
トディジタル信号入力の加算を行い加算出力とキャリー
出力とを得る１ビット全加算器網より構成され第１の並
列ディジタル信号と第２の並列ディジタル信号と帰還信
号とが入力される加算機能付乗算器と、加算機能付き乗
算器の出力を保持するレジスタと、レジスタの出力と一
定値とをあらかじめ決められたタイミングで切替えてそ
の出力を加算機能付乗算器の帰還信号入力に帰還する切
替え手段とを備え、加算機能付乗算器において１ビット
乗算器網の各１ビット乗算器は１段の個数が第１の並列
ディジタル信号のビット数と同数で第２の並列ディジタ
ル信号のビット数だけ段数を有し各段が第１の並列ディ
ジタル信号の各桁と第２の並列ディジタル信号の１つの
桁との乗算を行い、１ビット全加算器網の各１ビット全
加算器は１ビット乗算器に対応する数だけ設けられ１ビ
ット乗算器の出力を乗算出力データの各桁ごとに加算す
るように配置されており、その加算入力は１つ上の段で
同じ桁の乗算を行う１ビット乗算器の出力と２つ上の段
で同じ桁の計算を行う１ビット全加算器の出力と２つ上
の段でかつ１つ下の桁の計算を行う１ビット全加算器の
キャリー出力であり、１ビット全加算器網の最上段にお
いてその加算入力は同じ桁の乗算を行う２つの１ビット
乗算器の乗算出力と切替え手段の出力である帰還信号と
であり、１ビット全加算器網の最下段においてその加算
入力は１つ上の段の１ビット全加算器の加算出力と１つ
上の段でかつ１つ下の桁の計算を行う１ビット全加算器
のキャリー出力と同じ段の１つ下の桁の計算を行う１ビ
ット全加算器のキャリー出力であり、かつ各段における
１ビット全加算器の最上桁のものにおける１つの入力に
は１ビット乗算器または１ビット全加算器の出力に代え
て切替え手段の出力である帰還信号を加えるように接続
され、第１の並列ディジタル信号と第２の並列ディジタ
ル信号との乗算及び帰還信号との累積加算を加算機能付
乗算器で同時に行うように構成したものである。
々の１ビット乗算器がそれぞれ２つの相異なる１ビット
ディジタル信号入力の乗算を行う１ビット乗算器網と個
々の１ビット全加算器がそれぞれ３つの相異なる１ビッ
トディジタル信号入力の加算を行い加算出力とキャリー
出力とを得る１ビット全加算器網より構成され第１の並
列ディジタル信号と第２の並列ディジタル信号と帰還信
号とが入力される加算機能付乗算器と、加算機能付き乗
算器の出力を保持するレジスタと、レジスタの出力と一
定値とをあらかじめ決められたタイミングで切替えてそ
の出力を加算機能付乗算器の帰還信号入力に帰還する切
替え手段とを備え、加算機能付乗算器において１ビット
乗算器網の各１ビット乗算器は１段の個数が第１の並列
ディジタル信号のビット数と同数で第２の並列ディジタ
ル信号のビット数だけ段数を有し各段が第１の並列ディ
ジタル信号の各桁と第２の並列ディジタル信号の１つの
桁との乗算を行い、１ビット全加算器網の各１ビット全
加算器は１ビット乗算器に対応する数だけ設けられ１ビ
ット乗算器の出力を乗算出力データの各桁ごとに加算す
るように配置されており、その加算入力は１つ上の段で
同じ桁の乗算を行う１ビット乗算器の出力と２つ上の段
で同じ桁の計算を行う１ビット全加算器の出力と２つ上
の段でかつ１つ下の桁の計算を行う１ビット全加算器の
キャリー出力であり、１ビット全加算器網の最上段にお
いてその加算入力は同じ桁の乗算を行う２つの１ビット
乗算器の乗算出力と切替え手段の出力である帰還信号と
であり、１ビット全加算器網の最下段においてその加算
入力は１つ上の段の１ビット全加算器の加算出力と１つ
上の段でかつ１つ下の桁の計算を行う１ビット全加算器
のキャリー出力と同じ段の１つ下の桁の計算を行う１ビ
ット全加算器のキャリー出力であり、かつ各段における
１ビット全加算器の最上桁のものにおける１つの入力に
は１ビット乗算器または１ビット全加算器の出力に代え
て切替え手段の出力である帰還信号を加えるように接続
され、第１の並列ディジタル信号と第２の並列ディジタ
ル信号との乗算及び帰還信号との累積加算を加算機能付
乗算器で同時に行うように構成したものである。
作用 本発明は上記した構成によって加算機能付乗算器にお
いて第１の並列ディジタル信号と第２の並列ディジタル
信号との乗算結果に帰還信号を加算して累積加算を行う
ことができ、従来の演算回路におけるレジスタの数を２
分の１にして全加算器を省略することができ、回路規模
を大幅に削減する事を可能にする。
いて第１の並列ディジタル信号と第２の並列ディジタル
信号との乗算結果に帰還信号を加算して累積加算を行う
ことができ、従来の演算回路におけるレジスタの数を２
分の１にして全加算器を省略することができ、回路規模
を大幅に削減する事を可能にする。
実施例 以下本発明の一実施例の演算回路について、図面を参
照しながら説明する。第１図は本発明の第１の実施例の
概略を示すブロック図である。第１図において、６は加
算機能付並列型乗算器であり、１クロック毎に与えられ
るｎビット並列ディジタル信号入力61とｍビット並列デ
ィジタル信号入力62との乗算と帰還信号入力64との加算
を同時に行ない、その演算結果63を出力する。またレジ
スタ4,切替え装置５は第５図と同様である。
照しながら説明する。第１図は本発明の第１の実施例の
概略を示すブロック図である。第１図において、６は加
算機能付並列型乗算器であり、１クロック毎に与えられ
るｎビット並列ディジタル信号入力61とｍビット並列デ
ィジタル信号入力62との乗算と帰還信号入力64との加算
を同時に行ない、その演算結果63を出力する。またレジ
スタ4,切替え装置５は第５図と同様である。
以上の様に構成された演算回路について、以下その動
作を説明する。まず第１の並列ディジタル信号であるｎ
ビット並列ディジタル信号入力61をＤ（ｉ），第２の並
列ディジタル信号であるｍビット並列ディジタル信号入
力62をＫ（ｉ）とする。ｔクロック周期においてクリア
ー信号51をクリアー状態にし、Ｄ（ｔ）及びＫ（ｔ）を
加算機能付並列型乗算器６に入力する事により、Ｄ
（ｔ）とＫ（ｔ）の乗算結果をレジスタ４に格納する。
そしてｔ＋１クロック周期においてクリアー信号51をス
ルー状態にし、Ｄ（ｔ＋１）及びＫ（ｔ＋１）を加算機
能付並列型乗算器６に入力する事により、Ｄ（ｔ）とＫ
（ｔ）の乗算結果とＤ（ｔ＋１）とＫ（ｔ＋１）の乗算
結果の和をレジスタ４に格納する。以上の動作をクリア
ー信号51をスルー状態にしたままでｔ＋t1クロック周期
まで繰り返す事により、 というＤ（ｉ）とＫ（ｉ）との乗算と累積加算の演算を
行なう。
作を説明する。まず第１の並列ディジタル信号であるｎ
ビット並列ディジタル信号入力61をＤ（ｉ），第２の並
列ディジタル信号であるｍビット並列ディジタル信号入
力62をＫ（ｉ）とする。ｔクロック周期においてクリア
ー信号51をクリアー状態にし、Ｄ（ｔ）及びＫ（ｔ）を
加算機能付並列型乗算器６に入力する事により、Ｄ
（ｔ）とＫ（ｔ）の乗算結果をレジスタ４に格納する。
そしてｔ＋１クロック周期においてクリアー信号51をス
ルー状態にし、Ｄ（ｔ＋１）及びＫ（ｔ＋１）を加算機
能付並列型乗算器６に入力する事により、Ｄ（ｔ）とＫ
（ｔ）の乗算結果とＤ（ｔ＋１）とＫ（ｔ＋１）の乗算
結果の和をレジスタ４に格納する。以上の動作をクリア
ー信号51をスルー状態にしたままでｔ＋t1クロック周期
まで繰り返す事により、 というＤ（ｉ）とＫ（ｉ）との乗算と累積加算の演算を
行なう。
次に第１図に示した本発明による演算回路における加
算機能付並列型乗算器６の構成を第２図に示す。第２図
において第１及び第２の並列ディジタル信号入力61,62
をそれぞれ｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D
0（ｔ）｝，｛K3（ｔ）,K2（ｔ）,K1（ｔ）,K0（ｔ）｝
とし、帰還信号63を｛F7（ｔ）,F6（ｔ）,F5（ｔ）,F4
（ｔ）,F3（ｔ）,F2（ｔ）,F1（ｔ）｝とする。第２図
における１及び２は第６図と同様である。
算機能付並列型乗算器６の構成を第２図に示す。第２図
において第１及び第２の並列ディジタル信号入力61,62
をそれぞれ｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D
0（ｔ）｝，｛K3（ｔ）,K2（ｔ）,K1（ｔ）,K0（ｔ）｝
とし、帰還信号63を｛F7（ｔ）,F6（ｔ）,F5（ｔ）,F4
（ｔ）,F3（ｔ）,F2（ｔ）,F1（ｔ）｝とする。第２図
における１及び２は第６図と同様である。
以上の様に構成された本発明による加算機能付並列型
乗算器について以下その動作を説明する。まず最上段の
１ビット乗算器網１により｛D3（ｔ）,D2（ｔ）,D
1（ｔ）,D0（ｔ）｝とK0（ｔ）との乗算を行ない、２段
目の１ビット乗算器網１により｛D3（ｔ）,D2（ｔ）,D1
（ｔ）,D0（ｔ）｝とK1（ｔ）との乗算を行なう。そし
て１段目と２段目の１ビット乗算器網の乗算結果13及び
帰還信号｛F4（ｔ）,F3（ｔ）,F2（ｔ）,F1（ｔ）｝を
３段目を１ビット全加算器網２により加算する。さらに
４段目の１ビット乗算器網１により｛D3（ｔ）,D
2（ｔ）,D1（ｔ）,D0（ｔ）｝とK2（ｔ）との乗算を行
ない、５段目の１ビット全加算器網２により、４段目の
１ビット乗算器網１の出力13と、３段目の１ビット全加
算器網２の和出力25,キャリー出力24及び帰還信号F
5（ｔ）を加算する。以上の動作を６段目の１ビット乗
算器網１及び７段目の１ビット全加算器網２においても
同様に行ない、最下段の８段目の１ビット全加算器網２
により７段目の１ビット全加算器網２の和出力25,キャ
リー出力24及び帰還信号F7（ｔ）を加算する事により
｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝と｛K
3（ｔ）,K2（ｔ）,K1（ｔ）,K0（ｔ）｝の乗算結果と帰
還信号｛F7（ｔ）,F6（ｔ）,F5（ｔ）,F4（ｔ）,F
3（ｔ）,F2（ｔ）,F1（ｔ）｝とを加算した出力｛A
7（ｔ）,A6（ｔ）,A5（ｔ）,A4（ｔ）,A3（ｔ）,A
2（ｔ）,A1（ｔ）,A0（ｔ）｝を得る。
乗算器について以下その動作を説明する。まず最上段の
１ビット乗算器網１により｛D3（ｔ）,D2（ｔ）,D
1（ｔ）,D0（ｔ）｝とK0（ｔ）との乗算を行ない、２段
目の１ビット乗算器網１により｛D3（ｔ）,D2（ｔ）,D1
（ｔ）,D0（ｔ）｝とK1（ｔ）との乗算を行なう。そし
て１段目と２段目の１ビット乗算器網の乗算結果13及び
帰還信号｛F4（ｔ）,F3（ｔ）,F2（ｔ）,F1（ｔ）｝を
３段目を１ビット全加算器網２により加算する。さらに
４段目の１ビット乗算器網１により｛D3（ｔ）,D
2（ｔ）,D1（ｔ）,D0（ｔ）｝とK2（ｔ）との乗算を行
ない、５段目の１ビット全加算器網２により、４段目の
１ビット乗算器網１の出力13と、３段目の１ビット全加
算器網２の和出力25,キャリー出力24及び帰還信号F
5（ｔ）を加算する。以上の動作を６段目の１ビット乗
算器網１及び７段目の１ビット全加算器網２においても
同様に行ない、最下段の８段目の１ビット全加算器網２
により７段目の１ビット全加算器網２の和出力25,キャ
リー出力24及び帰還信号F7（ｔ）を加算する事により
｛D3（ｔ）,D2（ｔ）,D1（ｔ）,D0（ｔ）｝と｛K
3（ｔ）,K2（ｔ）,K1（ｔ）,K0（ｔ）｝の乗算結果と帰
還信号｛F7（ｔ）,F6（ｔ）,F5（ｔ）,F4（ｔ）,F
3（ｔ）,F2（ｔ）,F1（ｔ）｝とを加算した出力｛A
7（ｔ）,A6（ｔ）,A5（ｔ）,A4（ｔ）,A3（ｔ）,A
2（ｔ）,A1（ｔ）,A0（ｔ）｝を得る。
次に本発明の第２の実施例のブロック図を第３図に示
す。第３図において７はレジスタを内蔵した加算機能付
並列型乗算器であり、１クロック毎に与えられるｎビッ
ト並列ディジタル信号入力71とｍビット並列ディジタル
信号入力72との乗算と帰還信号74との加算を同時に行な
い、その演算結果74の１クロック周期遅らせて出力す
る。また切替え装置５は第１図と同様である。第３図が
第１図と異なる点は第１図におけるレジスタ４を加算機
能付並列型乗算器６に内蔵した事だけであり、その動作
に関しては第１図と同様である。
す。第３図において７はレジスタを内蔵した加算機能付
並列型乗算器であり、１クロック毎に与えられるｎビッ
ト並列ディジタル信号入力71とｍビット並列ディジタル
信号入力72との乗算と帰還信号74との加算を同時に行な
い、その演算結果74の１クロック周期遅らせて出力す
る。また切替え装置５は第１図と同様である。第３図が
第１図と異なる点は第１図におけるレジスタ４を加算機
能付並列型乗算器６に内蔵した事だけであり、その動作
に関しては第１図と同様である。
また第４図に本発明の第２の実施例における加算機能
付並列型乗算器７を示す。第４図において1,2はそれぞ
れ第６図同様、１ビット乗算器及び１ビット全加算器で
あり、３は１ビットレジスタである。第４図の構成に関
しても、１ビットレジスタ３を内蔵した事以外は第２図
と同様である。従ってその動作も第２図と同様である。
付並列型乗算器７を示す。第４図において1,2はそれぞ
れ第６図同様、１ビット乗算器及び１ビット全加算器で
あり、３は１ビットレジスタである。第４図の構成に関
しても、１ビットレジスタ３を内蔵した事以外は第２図
と同様である。従ってその動作も第２図と同様である。
第３図及び第４図に示した構成は第１図及び第２図に
示した構成に比べ、動作速度が向上するといった利点が
ある。
示した構成に比べ、動作速度が向上するといった利点が
ある。
なお前記実施例では演算結果を１クロック周期遅延さ
せて、加算機能付乗算器に帰還する場合について説明し
たが、２クロック周期以上遅延させても、同様の演算を
行なう事が可能である。また切替え装置に関しても、ク
リアー信号をクリアー状態にした時、出力を全てゼロに
する場合について説明したが、特定の値にセットする事
により累積加算の前に初期オフセットを与える事も可能
である。
せて、加算機能付乗算器に帰還する場合について説明し
たが、２クロック周期以上遅延させても、同様の演算を
行なう事が可能である。また切替え装置に関しても、ク
リアー信号をクリアー状態にした時、出力を全てゼロに
する場合について説明したが、特定の値にセットする事
により累積加算の前に初期オフセットを与える事も可能
である。
発明の効果 以上の様に本発明は並列型乗算器に加算機能を持たせ
る事により、従来の演算回路で必要であった全加算器を
省略する事が可能となり、またレジスタ数も２分の１に
減少するため、回路規模を大幅に削減する事が可能とな
る。
る事により、従来の演算回路で必要であった全加算器を
省略する事が可能となり、またレジスタ数も２分の１に
減少するため、回路規模を大幅に削減する事が可能とな
る。
第１図は本発明の第１の実施例における演算回路のブロ
ック図、第２図は本発明の第１の実施例における加算機
能付並列型乗算器の構成図、第３図は本発明の第２の実
施例における演算回路のブロック図、第４図は本発明の
第２の実施例における加算機能付並列型乗算器の構成
図、第５図は従来の演算回路のブロック図、第６図は従
来の演算回路における並列型乗算器の構成図である。 １……１ビット乗算器、２……１ビット全加算器、３…
…１ビットレジスタ、４……レジスタ、５……切替え装
置、６……加算機能付並列型乗算器、７……レジスタ内
蔵加算機能付並列型乗算器、８……並列型乗算器、９…
…全加算器、10……レジスタ。
ック図、第２図は本発明の第１の実施例における加算機
能付並列型乗算器の構成図、第３図は本発明の第２の実
施例における演算回路のブロック図、第４図は本発明の
第２の実施例における加算機能付並列型乗算器の構成
図、第５図は従来の演算回路のブロック図、第６図は従
来の演算回路における並列型乗算器の構成図である。 １……１ビット乗算器、２……１ビット全加算器、３…
…１ビットレジスタ、４……レジスタ、５……切替え装
置、６……加算機能付並列型乗算器、７……レジスタ内
蔵加算機能付並列型乗算器、８……並列型乗算器、９…
…全加算器、10……レジスタ。
Claims (2)
- 【請求項１】個々の１ビット乗算器がそれぞれ２つの相
異なる１ビットディジタル信号入力の乗算を行う１ビッ
ト乗算器網と個々の１ビット全加算器がそれぞれ３つの
相異なる１ビットディジタル信号入力の加算を行い加算
出力とキャリー出力とを得る１ビット全加算器網より構
成され第１の並列ディジタル信号と第２の並列ディジタ
ル信号と帰還信号とが入力される加算機能付乗算器と、 前記加算機能付き乗算器の出力を保持するレジスタと、 前記レジスタの出力と一定値とをあらかじめ決められた
タイミングで切替えてその出力を前記加算機能付乗算器
の帰還信号入力に帰還する切替え手段とを備え、 前記加算機能付乗算器において前記１ビット乗算器網の
各１ビット乗算器は１段の個数が前記第１の並列ディジ
タル信号のビット数と同数で前記第２の並列ディジタル
信号のビット数だけの段数を有し各段が前記第１の並列
ディジタル信号の各桁と前記第２の並列ディジタル信号
の１つの桁との乗算を行い、 前記１ビット全加算器網の各１ビット全加算器は前記１
ビット乗算器に対応する数だけ設けられ前記１ビット乗
算器の出力を乗算出力データの各桁ごとに加算するよう
に配置されており、その加算入力は１つ上の段で同じ桁
の乗算を行う１ビット乗算器の出力と２つ上の段で同じ
桁の計算を行う１ビット全加算器の出力と２つ上の段で
かつ１つ下の桁の計算を行う１ビット全加算器のキャリ
ー出力であり、 １ビット全加算器網の最上段においてその加算入力は同
じ桁の乗算を行う２つの前記１ビット乗算器の乗算出力
と前記切替え手段の出力である帰還信号とであり、 １ビット全加算器網の最下段においてその加算入力は１
つ上の段の１ビット全加算器の加算出力と１つ上の段で
かつ１つ下の桁の計算を行う１ビット全加算器のキャリ
ー出力と同じ段の１つ下の桁の計算を行う１ビット全加
算器のキャリー出力であり、 かつ各段における１ビット全加算器の最上桁のものにお
ける１つの入力には１ビット乗算器または１ビット全加
算器の出力に代えて前記切替え手段の出力である帰還信
号を加えるように接続され、 前記第１の並列ディジタル信号と前記第２の並列ディジ
タル信号との乗算及び前記帰還信号との累積加算を前記
加算機能付乗算器で同時に行う事を特徴とした演算回
路。 - 【請求項２】加算機能付き乗算器の出力を保持するレジ
スタに代えて前記加算機能付き乗算器内の最下段の全加
算器の第１及び第２の加算入力及び最下段の全加算器の
ない桁にはその各桁出力に各１ビットレジスタを備えた
特許請求の範囲第１項記載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20121387A JP2643165B2 (ja) | 1987-08-12 | 1987-08-12 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20121387A JP2643165B2 (ja) | 1987-08-12 | 1987-08-12 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444576A JPS6444576A (en) | 1989-02-16 |
| JP2643165B2 true JP2643165B2 (ja) | 1997-08-20 |
Family
ID=16437221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20121387A Expired - Lifetime JP2643165B2 (ja) | 1987-08-12 | 1987-08-12 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643165B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0465219A (ja) * | 1990-07-05 | 1992-03-02 | Nissan Shatai Co Ltd | ブロー成形型 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1631090A1 (en) * | 2004-08-31 | 2006-03-01 | Matsushita Electric Industrial Co., Ltd. | Moving picture coding apparatus and moving picture decoding apparatus |
| JP4146444B2 (ja) * | 2005-03-16 | 2008-09-10 | 株式会社東芝 | 動画像符号化の方法及び装置 |
| JP2007074337A (ja) * | 2005-09-07 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 符号化装置及び符号化方法 |
| JP2009055440A (ja) * | 2007-08-28 | 2009-03-12 | Mitsubishi Electric Corp | 画像符号化装置および画像符号化プログラム |
-
1987
- 1987-08-12 JP JP20121387A patent/JP2643165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444576A (en) | 1989-02-16 |
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