JP2000165204A - Ｉｉｒ形デジタルローパスフィルタ - Google Patents
Ｉｉｒ形デジタルローパスフィルタInfo
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- JP2000165204A JP2000165204A JP10338002A JP33800298A JP2000165204A JP 2000165204 A JP2000165204 A JP 2000165204A JP 10338002 A JP10338002 A JP 10338002A JP 33800298 A JP33800298 A JP 33800298A JP 2000165204 A JP2000165204 A JP 2000165204A
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Abstract
(57)【要約】
【課題】 この発明は、動作速度の向上化が図れるＩＩ
Ｒ形デジタルローパスフィルタを提供することを目的と
する。 【解決手段】 入力データが入力される第１加算器、第
１加算器の出力を１クロック周期分遅延させて出力する
第１遅延器、第１遅延器の出力が入力される第２加算
器、第２加算器の出力に所定の係数を乗算してフィルタ
出力として出力する乗算器、第２加算器の出力を１クロ
ック周期分遅延させて出力する第２遅延器および第２遅
延器の出力をビットシフトするビットシフタを備え、第
１加算器は、入力データとビットシフタの出力とを加算
して出力するものであり、第２加算器は、第１遅延器の
出力と第２遅延器の出力とを加算して出力するものであ
る。
Ｒ形デジタルローパスフィルタを提供することを目的と
する。 【解決手段】 入力データが入力される第１加算器、第
１加算器の出力を１クロック周期分遅延させて出力する
第１遅延器、第１遅延器の出力が入力される第２加算
器、第２加算器の出力に所定の係数を乗算してフィルタ
出力として出力する乗算器、第２加算器の出力を１クロ
ック周期分遅延させて出力する第２遅延器および第２遅
延器の出力をビットシフトするビットシフタを備え、第
１加算器は、入力データとビットシフタの出力とを加算
して出力するものであり、第２加算器は、第１遅延器の
出力と第２遅延器の出力とを加算して出力するものであ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＩＲ形デジタ
ルローパスフィルタに関する。
ルローパスフィルタに関する。
【０００２】
【従来の技術】図１は、従来のＩＩＲ(Infinite Impuls
e Response) 形デジタルローパスフィルタの構成を示し
ている。
e Response) 形デジタルローパスフィルタの構成を示し
ている。
【０００３】このＩＩＲ形デジタルローパスフィルタ
は、加算器１、遅延器２、係数ｂの乗算器３および係数
ａの乗算器４から構成されている。
は、加算器１、遅延器２、係数ｂの乗算器３および係数
ａの乗算器４から構成されている。
【０００４】このフィルタの入力をＸn 、出力をＹn 、
加算器１の出力をＱn とすると、出力Ｙn は、次の数式
１で表される。
加算器１の出力をＱn とすると、出力Ｙn は、次の数式
１で表される。
【０００５】
【数１】
【０００６】図１の構成で、サンプリング周波数に対し
てカットオフ周波数の低いフィルタを設計すると、係数
ｂの乗算器３が大きくなり、また動作速度も低下する。
このローパスフィルタの係数ｂは、ｂ＝0.9999999851と
なり、１に近い値になる。
てカットオフ周波数の低いフィルタを設計すると、係数
ｂの乗算器３が大きくなり、また動作速度も低下する。
このローパスフィルタの係数ｂは、ｂ＝0.9999999851と
なり、１に近い値になる。
【０００７】仮に、係数ｂを１にした場合には、乗算器
３が不要となり回路構成は簡素化されるが、フィルタの
安定性が問題となる。例えば、一方の符号に偏った値が
入力された場合、このループ内の値Ｑn がオーバーフロ
ーを起こすようになり、適切なローパスフィルタとして
動作しなくなる。
３が不要となり回路構成は簡素化されるが、フィルタの
安定性が問題となる。例えば、一方の符号に偏った値が
入力された場合、このループ内の値Ｑn がオーバーフロ
ーを起こすようになり、適切なローパスフィルタとして
動作しなくなる。
【０００８】
【発明が解決しようとする課題】この発明は、動作速度
の向上化が図れるＩＩＲ形デジタルローパスフィルタを
提供することを目的とする。
の向上化が図れるＩＩＲ形デジタルローパスフィルタを
提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明によるＩＩＲ形
デジタルローパスフィルタは、入力データが入力される
第１加算器、第１加算器の出力を１クロック周期分遅延
させて出力する第１遅延器、第１遅延器の出力が入力さ
れる第２加算器、第２加算器の出力に所定の係数を乗算
してフィルタ出力として出力する乗算器、第２加算器の
出力を１クロック周期分遅延させて出力する第２遅延器
および第２遅延器の出力をビットシフトするビットシフ
タを備え、第１加算器は、入力データとビットシフタの
出力とを加算して出力するものであり、第２加算器は、
第１遅延器の出力と第２遅延器の出力とを加算して出力
するものであることを特徴とする。
デジタルローパスフィルタは、入力データが入力される
第１加算器、第１加算器の出力を１クロック周期分遅延
させて出力する第１遅延器、第１遅延器の出力が入力さ
れる第２加算器、第２加算器の出力に所定の係数を乗算
してフィルタ出力として出力する乗算器、第２加算器の
出力を１クロック周期分遅延させて出力する第２遅延器
および第２遅延器の出力をビットシフトするビットシフ
タを備え、第１加算器は、入力データとビットシフタの
出力とを加算して出力するものであり、第２加算器は、
第１遅延器の出力と第２遅延器の出力とを加算して出力
するものであることを特徴とする。
【００１０】入力データをｍビット幅とすると、第１加
算器はｍビット幅で加算演算を行い、第２加算器はｍビ
ット幅より大きなｎビット幅で加算演算を行い、ビット
シフタは第２遅延器から送られてきたｎビット幅のデー
タのうちの上位ｍビット分のデータを取り出して出力す
る。
算器はｍビット幅で加算演算を行い、第２加算器はｍビ
ット幅より大きなｎビット幅で加算演算を行い、ビット
シフタは第２遅延器から送られてきたｎビット幅のデー
タのうちの上位ｍビット分のデータを取り出して出力す
る。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。
の実施の形態について説明する。
【００１２】〔１〕この発明の実施の形態によるＩＩＲ
形デジタルローパスフィルタの構成の説明。
形デジタルローパスフィルタの構成の説明。
【００１３】図３は、この発明の実施の形態によるＩＩ
Ｒ形デジタルローパスフィルタの構成を示している。
Ｒ形デジタルローパスフィルタの構成を示している。
【００１４】このフィルタは、カットオフ周波数がサン
プリング周波数に比べて極端に低い場合に適用されるＩ
ＩＲ形デジタルローパスフィルタであり、第１加算器２
１、１クロック周期分の遅延を行う第１遅延器２２、第
２加算器２３、１クロック周期分の遅延を行う第２遅延
器２４、係数ｄ＝１−ｂ（図１参照）の乗算器として用
いられるビットシフタ２５および係数ａ（図１参照）の
乗算器２６から構成されている。
プリング周波数に比べて極端に低い場合に適用されるＩ
ＩＲ形デジタルローパスフィルタであり、第１加算器２
１、１クロック周期分の遅延を行う第１遅延器２２、第
２加算器２３、１クロック周期分の遅延を行う第２遅延
器２４、係数ｄ＝１−ｂ（図１参照）の乗算器として用
いられるビットシフタ２５および係数ａ（図１参照）の
乗算器２６から構成されている。
【００１５】図３において、ｎ、ｍは信号のビット幅を
表している。ｎとｍとは、ｎ＞ｍの関係を有しており、
たとえば、ｍは８ビットであり、ｎは３２ビットであ
る。リセット直後においては、このデジタルローパスフ
ィルタを実現するために用いられる各レジスタは０にリ
セットされ、レジスタには２の補数表記の値が入力され
るものとする。
表している。ｎとｍとは、ｎ＞ｍの関係を有しており、
たとえば、ｍは８ビットであり、ｎは３２ビットであ
る。リセット直後においては、このデジタルローパスフ
ィルタを実現するために用いられる各レジスタは０にリ
セットされ、レジスタには２の補数表記の値が入力され
るものとする。
【００１６】入力端子には、ｍビット幅のデータＸn が
入力される。この入力データＸn は、第１加算器２１に
送られ、ビットシフタ２５からの出力（ｄ×Ｑn-1 に相
当する）が減算される。第１加算器２１によって得られ
たデータＸＸn は、第１遅延器２２で１クロック周期分
の遅延を受ける。
入力される。この入力データＸn は、第１加算器２１に
送られ、ビットシフタ２５からの出力（ｄ×Ｑn-1 に相
当する）が減算される。第１加算器２１によって得られ
たデータＸＸn は、第１遅延器２２で１クロック周期分
の遅延を受ける。
【００１７】次に、第２加算器２３と第２遅延器２４で
構成されるループ回路３０にデータＸＸn-1 が送られ
る。ループ回路３０内の第２加算器２３では、リセット
直後から入力されたすべてのデータをｎビットのデータ
として、ＸＸn-1 ＋Ｑn-1 の加算が行われる。
構成されるループ回路３０にデータＸＸn-1 が送られ
る。ループ回路３０内の第２加算器２３では、リセット
直後から入力されたすべてのデータをｎビットのデータ
として、ＸＸn-1 ＋Ｑn-1 の加算が行われる。
【００１８】この加算後のデータＱn は、乗算器２６に
送られ、係数ａが乗算された後、出力データＹn として
出力される。この出力データは、このデジタルローパス
フィルタによって高周波成分が除去されたデータとな
る。
送られ、係数ａが乗算された後、出力データＹn として
出力される。この出力データは、このデジタルローパス
フィルタによって高周波成分が除去されたデータとな
る。
【００１９】一方、ループ回路３０内の第２の遅延器２
４から出力されたｎビットのデータＱn-1 は、ビットシ
フタ２５に送られる。ビットシフタ２５では、ｎビット
のデータのうち、上位ｍビットが取り出され、第１加算
器２１に送られる。
４から出力されたｎビットのデータＱn-1 は、ビットシ
フタ２５に送られる。ビットシフタ２５では、ｎビット
のデータのうち、上位ｍビットが取り出され、第１加算
器２１に送られる。
【００２０】このＩＩＲ形デジタルローパスフィルタで
は、１に近い値ｂを乗算するための乗算器は不要となる
ので、動作速度の向上化が図れる。
は、１に近い値ｂを乗算するための乗算器は不要となる
ので、動作速度の向上化が図れる。
【００２１】〔２〕図３のＩＩＲ形デジタルローパスフ
ィルタが設計された経緯の説明
ィルタが設計された経緯の説明
【００２２】図１に示す従来のＩＩＲ形デジタルローパ
スフィルタの構成で、サンプリング周波数に対してカッ
トオフ周波数の低いフィルタを設計すると、係数ｂの乗
算器が大きくなり、また動作速度も低下する。そこで、
Ｑn-1 に係数ｂを乗ずる代わりに、次の数式２に示すよ
うな演算を行う方法をとった。
スフィルタの構成で、サンプリング周波数に対してカッ
トオフ周波数の低いフィルタを設計すると、係数ｂの乗
算器が大きくなり、また動作速度も低下する。そこで、
Ｑn-1 に係数ｂを乗ずる代わりに、次の数式２に示すよ
うな演算を行う方法をとった。
【００２３】
【数２】
【００２４】ただし、ｄ＝１−ｂである。このような演
算を行うフィルタの構成を図２に示す。
算を行うフィルタの構成を図２に示す。
【００２５】図２のフィルタでは、図１の係数ｂの乗算
器３の代わりに、係数ｄの乗算器１３が用いられてい
る。また、加算器１の代わりに、入力Ｘn に、遅延器２
の出力Ｑn-1 を加算すると同時に、係数ｄの乗算器１３
の出力ｄ×Ｑn-1 を減算するための加算器１１が用いら
れている。
器３の代わりに、係数ｄの乗算器１３が用いられてい
る。また、加算器１の代わりに、入力Ｘn に、遅延器２
の出力Ｑn-1 を加算すると同時に、係数ｄの乗算器１３
の出力ｄ×Ｑn-1 を減算するための加算器１１が用いら
れている。
【００２６】このようにすると、Ｑn がオーバーフロー
を起こすことはなくなる。また、係数ｄの乗算器１３
は、演算精度を問題にしなければ、ビットシフトによっ
て上位ビットを取り出す構成にすることができ、動作速
度が向上する。
を起こすことはなくなる。また、係数ｄの乗算器１３
は、演算精度を問題にしなければ、ビットシフトによっ
て上位ビットを取り出す構成にすることができ、動作速
度が向上する。
【００２７】しかしながら、加算器１１は、３変数を取
り扱うことなるため、１クロック周期で、加算と減算と
の２回の演算を行う必要があるという問題がある。
り扱うことなるため、１クロック周期で、加算と減算と
の２回の演算を行う必要があるという問題がある。
【００２８】Ｑn の値は、上位ビットの変化がゆっくり
であるので、図２の構成を上記図３の構成のように変更
しても影響は少ないと考えられる。
であるので、図２の構成を上記図３の構成のように変更
しても影響は少ないと考えられる。
【００２９】図３のフィルタにおいては、出力Ｙn は次
の数式３で表される。
の数式３で表される。
【００３０】
【数３】
【００３１】ここで、サンプリング周波数に対して、カ
ットオフ周波数が十分低いので、Ｑ n ≒Ｑn-1 と近似す
ることができる。したがって、出力Ｙn は次の数式４で
表される。
ットオフ周波数が十分低いので、Ｑ n ≒Ｑn-1 と近似す
ることができる。したがって、出力Ｙn は次の数式４で
表される。
【００３２】
【数４】
【００３３】さらに、出力Ｙn は、ローパスフィルタの
出力であり、その変化はゆっくりであると考えられるの
で、Ｙn ≒Ｙn-1 という近似が成り立つ。
出力であり、その変化はゆっくりであると考えられるの
で、Ｙn ≒Ｙn-1 という近似が成り立つ。
【００３４】したがって、出力Ｙn は次の数式５で表さ
れる。
れる。
【００３５】
【数５】
【００３６】さらに、数式５を整理すると、数式６とな
り、図１に示す従来のＩＩＲ形デジタルローパスフィル
タにおける出力Ｙn の算出式１と一致する。
り、図１に示す従来のＩＩＲ形デジタルローパスフィル
タにおける出力Ｙn の算出式１と一致する。
【００３７】
【数６】
【００３８】
【発明の効果】この発明によれば、動作速度の向上化が
図れるＩＩＲ形デジタルローパスフィルタが実現する。
図れるＩＩＲ形デジタルローパスフィルタが実現する。
【図面の簡単な説明】
【図１】従来のＩＩＲ形デジタルローパスフィルタの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１と等価なＩＩＲ形デジタルローパスフィル
タの構成を示すブロック図である。
タの構成を示すブロック図である。
【図３】この発明の実施の形態であるＩＩＲ形デジタル
ローパスフィルタの構成を示すブロック図である。
ローパスフィルタの構成を示すブロック図である。
２１ 第１加算器 ２２ 第１遅延器 ２３ 第２加算器 ２４ 第２遅延器 ２５ ビットシフタ ２６ 乗算器
Claims (2)
- 【請求項１】 入力データが入力される第１加算器、第
１加算器の出力を１クロック周期分遅延させて出力する
第１遅延器、第１遅延器の出力が入力される第２加算
器、第２加算器の出力に所定の係数を乗算してフィルタ
出力として出力する乗算器、第２加算器の出力を１クロ
ック周期分遅延させて出力する第２遅延器および第２遅
延器の出力をビットシフトするビットシフタを備え、第
１加算器は、入力データとビットシフタの出力とを加算
して出力するものであり、第２加算器は、第１遅延器の
出力と第２遅延器の出力とを加算して出力するものであ
るＩＩＲ形デジタルローパスフィルタ。 - 【請求項２】 入力データをｍビット幅とすると、第１
加算器はｍビット幅で加算演算を行い、第２加算器はｍ
ビット幅より大きなｎビット幅で加算演算を行い、ビッ
トシフタは第２遅延器から送られてきたｎビット幅のデ
ータのうちの上位ｍビット分のデータを取り出して出力
することを特徴とする請求項１に記載のＩＩＲ形デジタ
ルローパスフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33800298A JP3384756B2 (ja) | 1998-11-27 | 1998-11-27 | Ｉｉｒ形デジタルローパスフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33800298A JP3384756B2 (ja) | 1998-11-27 | 1998-11-27 | Ｉｉｒ形デジタルローパスフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000165204A true JP2000165204A (ja) | 2000-06-16 |
| JP3384756B2 JP3384756B2 (ja) | 2003-03-10 |
Family
ID=18314036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33800298A Expired - Fee Related JP3384756B2 (ja) | 1998-11-27 | 1998-11-27 | Ｉｉｒ形デジタルローパスフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384756B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011205791A (ja) * | 2010-03-25 | 2011-10-13 | Rohm Co Ltd | モータ駆動回路およびそれを用いた冷却装置、電子機器 |
| CN101764589B (zh) * | 2008-12-19 | 2013-05-15 | 索尼株式会社 | 滤波电路和通信设备 |
| US9374029B2 (en) | 2010-03-25 | 2016-06-21 | Rohm Co., Ltd. | Motor driving circuit |
| JP2017153075A (ja) * | 2016-02-25 | 2017-08-31 | ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ | 耐放射線強化インターリーブアナログ−デジタル変換回路及びその較正方法 |
-
1998
- 1998-11-27 JP JP33800298A patent/JP3384756B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101764589B (zh) * | 2008-12-19 | 2013-05-15 | 索尼株式会社 | 滤波电路和通信设备 |
| JP2011205791A (ja) * | 2010-03-25 | 2011-10-13 | Rohm Co Ltd | モータ駆動回路およびそれを用いた冷却装置、電子機器 |
| US9374029B2 (en) | 2010-03-25 | 2016-06-21 | Rohm Co., Ltd. | Motor driving circuit |
| US10164557B2 (en) | 2010-03-25 | 2018-12-25 | Rohm Co., Ltd. | Motor driving circuit |
| JP2017153075A (ja) * | 2016-02-25 | 2017-08-31 | ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ | 耐放射線強化インターリーブアナログ−デジタル変換回路及びその較正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3384756B2 (ja) | 2003-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |