JPH0786928A - ディタル・ループフィルタ回路 - Google Patents
ディタル・ループフィルタ回路Info
- Publication number
- JPH0786928A JPH0786928A JP5248602A JP24860293A JPH0786928A JP H0786928 A JPH0786928 A JP H0786928A JP 5248602 A JP5248602 A JP 5248602A JP 24860293 A JP24860293 A JP 24860293A JP H0786928 A JPH0786928 A JP H0786928A
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- JP
- Japan
- Prior art keywords
- loop filter
- output
- adder
- value
- coefficient
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- Pending
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- Filters That Use Time-Delay Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ディタルＰＬＬ回路に使用されるループフィ
ルタを、乗算器を使わずに加算器、減算器及びビットシ
フタで実現することにより、回路規模を小さくし、かつ
動作速度を高速化することが可能となる。 【構成】 加算器５には、ある時刻ｔの出力信号と、時
刻（ｔ−１）に加算器５から出力された値（Ｙ（ｔ−
１））を値が大きくなる方向にｎビットシフトした後、
Ｙ（ｔ−１）を減じ、さらに値が小さくなる方向にｎビ
ットシフトした値が入力される。加算器５からの出力も
値が小さくなる方向にｎビットシフトしたのち出力す
る。加算器５の演算は、入力信号に対して２のｎ乗倍の
数値で行われるため、精度の高い演算が可能となる。ま
た、ｎの値を変えることにより、フィルタの効果を適当
な度合に調節することが可能となる。
ルタを、乗算器を使わずに加算器、減算器及びビットシ
フタで実現することにより、回路規模を小さくし、かつ
動作速度を高速化することが可能となる。 【構成】 加算器５には、ある時刻ｔの出力信号と、時
刻（ｔ−１）に加算器５から出力された値（Ｙ（ｔ−
１））を値が大きくなる方向にｎビットシフトした後、
Ｙ（ｔ−１）を減じ、さらに値が小さくなる方向にｎビ
ットシフトした値が入力される。加算器５からの出力も
値が小さくなる方向にｎビットシフトしたのち出力す
る。加算器５の演算は、入力信号に対して２のｎ乗倍の
数値で行われるため、精度の高い演算が可能となる。ま
た、ｎの値を変えることにより、フィルタの効果を適当
な度合に調節することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ディタルＰＬＬ（位相
同期：ＰｈａｓｅＩｏｃｋｅｄＩｏｏｐ）回路に利用さ
れるループフィルタ、特に回路構成が簡単で高速動作が
要求されるものに関する。
同期：ＰｈａｓｅＩｏｃｋｅｄＩｏｏｐ）回路に利用さ
れるループフィルタ、特に回路構成が簡単で高速動作が
要求されるものに関する。
【０００２】
【従来の技術】ディタルＰＬＬ回路は、一般的に図２に
示すような構成を取る。入力信号と再生クロック信号と
の位相差を位相差検出回路２１で検出し、その位相差信
号をループフィルタ２２で平滑化する。可変分周器２３
では、平滑化した信号の値に応じて分周比を制御して基
準クロックを分周することにより、入力信号に同期した
再生クロック信号を生成する。従来のディタルＰＬＬ回
路で用いられるディダル・ループフィルタは、特開平４
−２０７５２５号に説明されているように、図３に示す
構成を取る。これは、巡回型ディタル・フィルタとして
構成されたもので、入力される位相差信号は、係数乗算
器３５で係数ｃが付与されて加算器３６に入力される。
また、位相差信号は、係数乗算器３１で係数ａが付与さ
れて加算器３２に入力される。加算器３２はそれ自身の
出力を単位遅延素子３４を介して係数乗算器３３で係数
ｂ付与して帰還し、係数乗算器３１からの出力と加算す
る。加算器３２の出力は加算器３６にに入力されて、係
数乗算器３５からの出力と加算されて出力される。図３
中の係数ｃの値を０とした簡易型のディタル・ループフ
ィルタの構成を図４に示す。簡易型の場合でも、ループ
フィルタ内には乗算器が多数必要となるため、実現する
ための回路規模が大きくなってしまう。また乗算に要す
る処理時間も通常の回路に比べて長くかかるため、ディ
タル・ループフィルタ全体の動作クロックをあまり高速
化できない等の欠点があった。
示すような構成を取る。入力信号と再生クロック信号と
の位相差を位相差検出回路２１で検出し、その位相差信
号をループフィルタ２２で平滑化する。可変分周器２３
では、平滑化した信号の値に応じて分周比を制御して基
準クロックを分周することにより、入力信号に同期した
再生クロック信号を生成する。従来のディタルＰＬＬ回
路で用いられるディダル・ループフィルタは、特開平４
−２０７５２５号に説明されているように、図３に示す
構成を取る。これは、巡回型ディタル・フィルタとして
構成されたもので、入力される位相差信号は、係数乗算
器３５で係数ｃが付与されて加算器３６に入力される。
また、位相差信号は、係数乗算器３１で係数ａが付与さ
れて加算器３２に入力される。加算器３２はそれ自身の
出力を単位遅延素子３４を介して係数乗算器３３で係数
ｂ付与して帰還し、係数乗算器３１からの出力と加算す
る。加算器３２の出力は加算器３６にに入力されて、係
数乗算器３５からの出力と加算されて出力される。図３
中の係数ｃの値を０とした簡易型のディタル・ループフ
ィルタの構成を図４に示す。簡易型の場合でも、ループ
フィルタ内には乗算器が多数必要となるため、実現する
ための回路規模が大きくなってしまう。また乗算に要す
る処理時間も通常の回路に比べて長くかかるため、ディ
タル・ループフィルタ全体の動作クロックをあまり高速
化できない等の欠点があった。
【０００３】
【発明が解決しようとする課題】本発明は、乗算器を使
わずに簡易型のディタル・ループフィルタを実現するこ
とにより、前記従来技術における回路規模が大きくなる
点、及び動作速度を高速化することが難しい点を解決す
るものである。
わずに簡易型のディタル・ループフィルタを実現するこ
とにより、前記従来技術における回路規模が大きくなる
点、及び動作速度を高速化することが難しい点を解決す
るものである。
【０００４】
【課題を解決するための手段】本発明は、ディタル・ル
ープフィルタ回路であって、複数ビットからなる信号を
単位時間遅らせる単位遅延手段と、該単位遅延手段から
の出力データに第１の係数を付加する第１の係数付加手
段と、該係数付加手段からの出力と入力信号との和を取
り、その結果を前記単位遅延手段に送る加算手段と、該
加算手段の出力に第２の係数を付加して出力する第２の
係数付加手段からなるものである。また、上記ディタル
・ループフィルタ回路において、上記加算手段の出力
を、上記第２の係数付加手段を通すことなく、直接外部
に出力する手段を具備するものである。上記ディタル・
ループフィルタ回路のうち、第１の係数付加手段として
は、上記単位遅延手段の出力データを値が大きくなる方
向にｎビットシフトする左シフト手段と、該左シフト手
段の出力データから前記単位遅延手段の出力信号を減算
する減算手段と、核減算手段の出力データを値が小さく
なる方向にｎビットシフトする第１の右シフト手段とか
らなり、第２の係数付加手段としては、上記加算手段の
出力を値が小さくなる方向にｎビットシフトする第２の
右シフト手段からなるものである。
ープフィルタ回路であって、複数ビットからなる信号を
単位時間遅らせる単位遅延手段と、該単位遅延手段から
の出力データに第１の係数を付加する第１の係数付加手
段と、該係数付加手段からの出力と入力信号との和を取
り、その結果を前記単位遅延手段に送る加算手段と、該
加算手段の出力に第２の係数を付加して出力する第２の
係数付加手段からなるものである。また、上記ディタル
・ループフィルタ回路において、上記加算手段の出力
を、上記第２の係数付加手段を通すことなく、直接外部
に出力する手段を具備するものである。上記ディタル・
ループフィルタ回路のうち、第１の係数付加手段として
は、上記単位遅延手段の出力データを値が大きくなる方
向にｎビットシフトする左シフト手段と、該左シフト手
段の出力データから前記単位遅延手段の出力信号を減算
する減算手段と、核減算手段の出力データを値が小さく
なる方向にｎビットシフトする第１の右シフト手段とか
らなり、第２の係数付加手段としては、上記加算手段の
出力を値が小さくなる方向にｎビットシフトする第２の
右シフト手段からなるものである。
【０００５】
【作用】上記ディタル・ループフィルタの構成を図５に
示す。５１は単位遅延素子、５２は単位遅延素子５１の
出力に係数ｑを乗ずる係数乗算器、５３は加算器、５４
は加算器５３の出力に係数ｐを乗ずる係数乗算器であ
る。時刻ｔ（ｔは離散的な値）における入力信号をＸ
（ｔ）、加算器５３の出力信号をＹ（ｔ）、ディタル・
ループフィルタの出力信号をＺ（ｔ）とするとき、図５
の構成で行われる処理は以下の式で表される。 Ｚ（ｔ）＝ｐ・｛Ｘ（ｔ）＋ｑ・Ｙ（ｔ−１）｝ ＝ｐ・〔｛Ｘ（ｔ）＋ｑ・｛（１／ｐ）・Ｚ（ｔ−１）｝〕 ＝ｐ・Ｘ（ｔ）＋ｑ・Ｚ（ｔ−１） これは、図４の構成で行われる処理と同じになる。即
ち、ａ＝ｐ、ｂ＝ｑとなる。ここで、ｐ及びｑを以下の
ように定義する時、上式は以下のようになる。 ｐ＝１／２＊＊ｎ （ここで「＊＊ｎ」はｎ乗す
ることを表す） ｑ＝（２＊＊ｎ−１）／２＊＊ｎ とする時 Ｚ（ｔ）＝１／２＊＊ｎ・Ｘ（ｔ）＋ （２＊＊ｎ−１）／２＊＊ｎ・Ｚ（ｔ−１） 従って、上記ディタル・ループフィルタ回路では、入力
信号＝１に対して、単位時間前の出力信号（即ち、過去
の出力を平滑化した値）＝（２のｎ乗−１）の重みをつ
けて加算することになる。また、図４において、加算器
４２に入力される信号は、ａ倍、即ち１／２＊＊ｎ倍さ
れているので、演算中の丸め処理などにより精度が落ち
てしまう。一方、図５の構成では、加算器５３で行われ
る演算がディタル・ループフィルタ回路の入力信号に対
して２のｎ乗倍の数値で行われるため、精度の高い演算
が可能となる。上記ディタル・ループフィルタ回路で
は、ｎの値を大きくすればするほど、フィルタによる平
滑化の効果を大きくすることになるため、ｎの値を変え
ることにより、フィルタの効果を適当な度合いに調節す
ることが可能となる。
示す。５１は単位遅延素子、５２は単位遅延素子５１の
出力に係数ｑを乗ずる係数乗算器、５３は加算器、５４
は加算器５３の出力に係数ｐを乗ずる係数乗算器であ
る。時刻ｔ（ｔは離散的な値）における入力信号をＸ
（ｔ）、加算器５３の出力信号をＹ（ｔ）、ディタル・
ループフィルタの出力信号をＺ（ｔ）とするとき、図５
の構成で行われる処理は以下の式で表される。 Ｚ（ｔ）＝ｐ・｛Ｘ（ｔ）＋ｑ・Ｙ（ｔ−１）｝ ＝ｐ・〔｛Ｘ（ｔ）＋ｑ・｛（１／ｐ）・Ｚ（ｔ−１）｝〕 ＝ｐ・Ｘ（ｔ）＋ｑ・Ｚ（ｔ−１） これは、図４の構成で行われる処理と同じになる。即
ち、ａ＝ｐ、ｂ＝ｑとなる。ここで、ｐ及びｑを以下の
ように定義する時、上式は以下のようになる。 ｐ＝１／２＊＊ｎ （ここで「＊＊ｎ」はｎ乗す
ることを表す） ｑ＝（２＊＊ｎ−１）／２＊＊ｎ とする時 Ｚ（ｔ）＝１／２＊＊ｎ・Ｘ（ｔ）＋ （２＊＊ｎ−１）／２＊＊ｎ・Ｚ（ｔ−１） 従って、上記ディタル・ループフィルタ回路では、入力
信号＝１に対して、単位時間前の出力信号（即ち、過去
の出力を平滑化した値）＝（２のｎ乗−１）の重みをつ
けて加算することになる。また、図４において、加算器
４２に入力される信号は、ａ倍、即ち１／２＊＊ｎ倍さ
れているので、演算中の丸め処理などにより精度が落ち
てしまう。一方、図５の構成では、加算器５３で行われ
る演算がディタル・ループフィルタ回路の入力信号に対
して２のｎ乗倍の数値で行われるため、精度の高い演算
が可能となる。上記ディタル・ループフィルタ回路で
は、ｎの値を大きくすればするほど、フィルタによる平
滑化の効果を大きくすることになるため、ｎの値を変え
ることにより、フィルタの効果を適当な度合いに調節す
ることが可能となる。
【０００６】
【実施例】以下、本発明の実施例について図面を用いて
説明する。図１はディタルＰＬＬ回路におけるディタル
・ループフィルタの構成図であり、１はループフィルタ
内部の信号を単位時間遅延させる単位遅延素子、２は単
位遅延素子１の出力データを値が大きくなる方向（ＭＳ
Ｂ方向）にｎビットシフトするｎビット左シフタ、３は
ｎビット左シフタ２の出力データから前記単位遅延素子
１により遅延された出力信号を減算する減算器、４は減
算器３の出力を値が小さくなる方向（ＬＳＢ方向）にｎ
ビットシフトするｎビット右シフタ、５はｎビット右シ
フタ４の出力と入力信号とを加算する加算器、６は加算
器５の出力を値が小さくなる方向（ＬＳＢ方向）にｎビ
ットシフトするｎビット右シフタである。
説明する。図１はディタルＰＬＬ回路におけるディタル
・ループフィルタの構成図であり、１はループフィルタ
内部の信号を単位時間遅延させる単位遅延素子、２は単
位遅延素子１の出力データを値が大きくなる方向（ＭＳ
Ｂ方向）にｎビットシフトするｎビット左シフタ、３は
ｎビット左シフタ２の出力データから前記単位遅延素子
１により遅延された出力信号を減算する減算器、４は減
算器３の出力を値が小さくなる方向（ＬＳＢ方向）にｎ
ビットシフトするｎビット右シフタ、５はｎビット右シ
フタ４の出力と入力信号とを加算する加算器、６は加算
器５の出力を値が小さくなる方向（ＬＳＢ方向）にｎビ
ットシフトするｎビット右シフタである。
【０００７】次に動作について説明する。ここでは、パ
ラメータｎ＝３の場合について説明する。ディタル・ル
ープフィルタ回路は基準となる時刻（ｔ）ごとに発生す
るクロックに同期して動作する。ある時刻ｔに入力とし
て与えられた信号Ｘ（ｔ）は加算器５に入力される。加
算器５のもう一方の入力としては、時刻（ｔ−１）に加
算器５から出力された値（ここではＹ（ｔ−１）とす
る）に、（２＊＊ｎ−１）／２＊＊ｎ＝７／８を乗じた
ものが入力される。７／８を乗じた演算は、Ｙ（ｔ−
１）を８倍してからＹ（ｔ−１）を減じ、その結果を１
／８にすることで実現できる。８倍及び１／８倍は、デ
ータのビットを左方向あるいは右方向に３ビットシフト
することで実現できるため、複雑な乗算器を必要としな
い。また、実施例ではシフタを用いているが、各ビット
の配線順序を変更することにより、見かけ上シフトした
ことと同様にする方法も可能である。このように、減算
器１個とシフタ２個で係数の付加が実現できる。
ラメータｎ＝３の場合について説明する。ディタル・ル
ープフィルタ回路は基準となる時刻（ｔ）ごとに発生す
るクロックに同期して動作する。ある時刻ｔに入力とし
て与えられた信号Ｘ（ｔ）は加算器５に入力される。加
算器５のもう一方の入力としては、時刻（ｔ−１）に加
算器５から出力された値（ここではＹ（ｔ−１）とす
る）に、（２＊＊ｎ−１）／２＊＊ｎ＝７／８を乗じた
ものが入力される。７／８を乗じた演算は、Ｙ（ｔ−
１）を８倍してからＹ（ｔ−１）を減じ、その結果を１
／８にすることで実現できる。８倍及び１／８倍は、デ
ータのビットを左方向あるいは右方向に３ビットシフト
することで実現できるため、複雑な乗算器を必要としな
い。また、実施例ではシフタを用いているが、各ビット
の配線順序を変更することにより、見かけ上シフトした
ことと同様にする方法も可能である。このように、減算
器１個とシフタ２個で係数の付加が実現できる。
【０００８】なお、実施例の単位時間遅延素子１として
は、基準となるクロックに同期して動作するフリップフ
ロック回路や、遅延素子を用いても良い。また、加算器
５からの出力は入力信号の（２＊＊ｎ）＝８倍の値とな
るため、ｎビット右シフタ６により、１／２＊＊ｎ＝１
／８倍にする。このように図５における係数をｐ＝１／
２＊＊ｎ、ｑ＝（２＊＊ｎ−１）／２＊＊ｎとすること
で、各部の回路が簡単になり、また乗算器のような複雑
で処理時間のかかる回路を必要としないため、基準とな
る動作クロックを高速化することができる。実施例で
は、加算器５からの出力をｎビット右シフタ６により１
／８にして出力しているが、加算器５からの出力を直接
出力として外部でそれを参照する時に、下位３ビットを
小数点以下であると見ることも可能である。
は、基準となるクロックに同期して動作するフリップフ
ロック回路や、遅延素子を用いても良い。また、加算器
５からの出力は入力信号の（２＊＊ｎ）＝８倍の値とな
るため、ｎビット右シフタ６により、１／２＊＊ｎ＝１
／８倍にする。このように図５における係数をｐ＝１／
２＊＊ｎ、ｑ＝（２＊＊ｎ−１）／２＊＊ｎとすること
で、各部の回路が簡単になり、また乗算器のような複雑
で処理時間のかかる回路を必要としないため、基準とな
る動作クロックを高速化することができる。実施例で
は、加算器５からの出力をｎビット右シフタ６により１
／８にして出力しているが、加算器５からの出力を直接
出力として外部でそれを参照する時に、下位３ビットを
小数点以下であると見ることも可能である。
【０００９】
【発明の効果】本発明によれば、フィルタの効果を決定
するパラメータに制限はあるものの、乗算器を使うこと
なくディタル・ループフィルタ回路構成できるため、回
路規模を従来の構成の場合よりも小さくすることが可能
となる。また、乗算器より演算速度の早い加算器・減算
器を使っているため、ディタル・ループフィルタ全体の
動作クロックを従来の回路よりも高速化することが可能
となる。
するパラメータに制限はあるものの、乗算器を使うこと
なくディタル・ループフィルタ回路構成できるため、回
路規模を従来の構成の場合よりも小さくすることが可能
となる。また、乗算器より演算速度の早い加算器・減算
器を使っているため、ディタル・ループフィルタ全体の
動作クロックを従来の回路よりも高速化することが可能
となる。
【図１】本発明の一実施例のディタル・ループフィルタ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】従来のディタルＰＬＬ回路を示すブロック図で
ある。
ある。
【図３】従来のディタルＰＬＬ回路に使用されるディタ
ル・ループフィルタ回路の基本的な構成を示すブロック
図である。
ル・ループフィルタ回路の基本的な構成を示すブロック
図である。
【図４】図３に示した従来のディタル・ループフィルタ
回路を簡単化したブロック図である。
回路を簡単化したブロック図である。
【図５】本発明の一実施例のディタル・ループフィルタ
回路の基本構成を示すブロック図である。
回路の基本構成を示すブロック図である。
１ 単位遅延素子 ２ ｎビット左シフタ ３ 減算器 ４ ｎビット右シフタ ５ 加算器 ６ ｎビット右シフタ ２１ 位相差検出回路 ２２ ループフィルタ ２３ 可変分周器 ３１ 係数乗算器 ３２ 加算器 ３３ 係数乗算器 ３４ 単位遅延素子 ３５ 係数乗算器 ３６ 加算器 ４１ 係数乗算器 ４２ 加算器 ４３ 係数乗算器 ４４ 単位遅延素子 ５１ 単位遅延素子 ５２ 係数乗算器 ５３ 加算器 ５４ 係数乗算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/06
Claims (3)
- 【請求項１】 複数ビットからなる信号を単位時間遅ら
せる単位遅延手段と、該単位遅延手段からなる出力デー
タに第１の係数を付加する第１の係数付加手段と、該係
数付加手段からの出力と入力信号との和を取り、その結
果を前記単位遅延手段に送る加算手段と、該加算手段の
出力に第２の係数を付加して出力する第２の係数付加手
段からなるディタル・ループフィルタ回路。 - 【請求項２】 請求項１に記載のディタル・ループフィ
ルタ回路において、上記加算手段の出力を、前記第２の
係数付加手段を通すことなく、直接外部に出力する手段
を有することを特徴とするディタル・ループフィルタ回
路。 - 【請求項３】 請求項１及び２に記載のディタル・ルー
プフィルタ回路において、第１の係数付加手段として
は、上記単位遅延手段の出力データを値が大きくなる方
向にｎビットシフトする左シフト手段と、該左シフト手
段の出力データから前記単位遅延手段の出力信号を減算
する減算手段と、該減算手段の出力データを値が小さく
する方向にｎビットシフトする第１の右シフト手段とか
らなり、第２の係数付加手段としては、上記加算手段の
出力を値が小さくなる方向にｎビットシフトする第２の
右シフト手段を有することを特徴とするディタル・ルー
プフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248602A JPH0786928A (ja) | 1993-09-10 | 1993-09-10 | ディタル・ループフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248602A JPH0786928A (ja) | 1993-09-10 | 1993-09-10 | ディタル・ループフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786928A true JPH0786928A (ja) | 1995-03-31 |
Family
ID=17180563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248602A Pending JPH0786928A (ja) | 1993-09-10 | 1993-09-10 | ディタル・ループフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786928A (ja) |
-
1993
- 1993-09-10 JP JP5248602A patent/JPH0786928A/ja active Pending
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