JPH05289850A - 乗算器 - Google Patents
乗算器Info
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- JPH05289850A JPH05289850A JP4094324A JP9432492A JPH05289850A JP H05289850 A JPH05289850 A JP H05289850A JP 4094324 A JP4094324 A JP 4094324A JP 9432492 A JP9432492 A JP 9432492A JP H05289850 A JPH05289850 A JP H05289850A
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Abstract
(57)【要約】
【目的】 乗算演算の同期をとるためのクロック信号の
波形歪やデューティ変動を考慮することなく高速の乗算
を実現する乗算器を提供する。 【構成】 従属接続される複数段の加算回路を備え、第
１段の加算回路は乗数データの各ビットデータの論理値
に対応した被乗数データと部分積レジスタの保持データ
とを加算し、第２段目以降の加算回路は、前段の加算回
路の加算結果と乗数データの所定ビットデータの論理値
に対応した被乗数データとの加算を行い、最終段の加算
回路から出力される演算結果と各段の加算回路から出力
される加算結果の内の所定ビットとを部分積レジスタに
保持及びシフトさせる処理をクロック信号に同期して繰
返し行うことで、部分積レジスタに乗算結果を発生させ
る構成とした。
波形歪やデューティ変動を考慮することなく高速の乗算
を実現する乗算器を提供する。 【構成】 従属接続される複数段の加算回路を備え、第
１段の加算回路は乗数データの各ビットデータの論理値
に対応した被乗数データと部分積レジスタの保持データ
とを加算し、第２段目以降の加算回路は、前段の加算回
路の加算結果と乗数データの所定ビットデータの論理値
に対応した被乗数データとの加算を行い、最終段の加算
回路から出力される演算結果と各段の加算回路から出力
される加算結果の内の所定ビットとを部分積レジスタに
保持及びシフトさせる処理をクロック信号に同期して繰
返し行うことで、部分積レジスタに乗算結果を発生させ
る構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機やマイクロ
プロセッサの内部に設けられる高速な乗算回路に関す
る。
プロセッサの内部に設けられる高速な乗算回路に関す
る。
【０００２】
【従来の技術】従来、基本的な乗算回路としては、図６
に示す構成のものが知られている。まず構成を述べる
と、被乗数レジスタ１は任意のｎビットの被乗数データ
Ａ｛ａn-1 ，ａn-2 ，……，ａ0 ｝を入力して保持する
と共に、全てのビットデータ｛ａn-1 ，ａn-2 ，……，
ａ0 ｝を並列に論理積演算回路３へ出力し、乗数レジス
タ２は任意のｎビットの乗数データＢ｛ｂn-1 ，
ｂn-2 ，……，ｂ0 ｝を所定周期τのクロック信号ＣＬ
Ｋの立上り時点に同期して下位ビット側へ１ビットシフ
トさせると共に、最下位ビットに発生するビットデータ
Ｂ0 を論理積演算回路３へ出力する。論理積演算回路３
は、被乗数レジスタ１からの被乗数データＡの各ビット
データ｛ａn-1 ，ａn-2 ，……，ａ0 ｝と乗数レジスタ
２からのビットデータＢ0 との論理積演算を各ビット毎
に行い、ｎビットの出力データＣ｛ｃn-1 ，ｃn-2 ，…
…，ｃ0 ｝をｎビット加算器４に供給する。部分積レジ
スタ５は２×ｎビットのシフトレジスタから成り、乗算
開始前には全てのビットが“０”にクリアされると共
に、演算が開始されると、所定周期τのクロック信号Ｃ
ＬＫの立上り時点に同期して保持データＤ｛ｄ2n-1，ｄ
2n-2，……，ｄ0 ｝の内の上位ｎビットのデータＤＵ
｛ｄ2n-1，ｄ2n-2，……，ｄn ｝をｎビット加算器４へ
出力し、更に保持データＤを下位ビット側へ１ビットシ
フトさせる。ｎビット加算器４は、論理積演算回路３と
部分積レジスタ５からのデータＣとＤＵの加算演算を行
い、１ビットのキャリーデータＣＹと加算演算結果のｎ
ビットデータとから成るｎ＋１ビットのデータＲを部分
積演算レジスタ５の上位ｎ＋１ビットへ転送して保持さ
せる。そして、クロック信号ＣＬＫに同期して処理を繰
り返すことにより、最終的に部分積レジスタ５に乗算結
果が得られるようになっている。
に示す構成のものが知られている。まず構成を述べる
と、被乗数レジスタ１は任意のｎビットの被乗数データ
Ａ｛ａn-1 ，ａn-2 ，……，ａ0 ｝を入力して保持する
と共に、全てのビットデータ｛ａn-1 ，ａn-2 ，……，
ａ0 ｝を並列に論理積演算回路３へ出力し、乗数レジス
タ２は任意のｎビットの乗数データＢ｛ｂn-1 ，
ｂn-2 ，……，ｂ0 ｝を所定周期τのクロック信号ＣＬ
Ｋの立上り時点に同期して下位ビット側へ１ビットシフ
トさせると共に、最下位ビットに発生するビットデータ
Ｂ0 を論理積演算回路３へ出力する。論理積演算回路３
は、被乗数レジスタ１からの被乗数データＡの各ビット
データ｛ａn-1 ，ａn-2 ，……，ａ0 ｝と乗数レジスタ
２からのビットデータＢ0 との論理積演算を各ビット毎
に行い、ｎビットの出力データＣ｛ｃn-1 ，ｃn-2 ，…
…，ｃ0 ｝をｎビット加算器４に供給する。部分積レジ
スタ５は２×ｎビットのシフトレジスタから成り、乗算
開始前には全てのビットが“０”にクリアされると共
に、演算が開始されると、所定周期τのクロック信号Ｃ
ＬＫの立上り時点に同期して保持データＤ｛ｄ2n-1，ｄ
2n-2，……，ｄ0 ｝の内の上位ｎビットのデータＤＵ
｛ｄ2n-1，ｄ2n-2，……，ｄn ｝をｎビット加算器４へ
出力し、更に保持データＤを下位ビット側へ１ビットシ
フトさせる。ｎビット加算器４は、論理積演算回路３と
部分積レジスタ５からのデータＣとＤＵの加算演算を行
い、１ビットのキャリーデータＣＹと加算演算結果のｎ
ビットデータとから成るｎ＋１ビットのデータＲを部分
積演算レジスタ５の上位ｎ＋１ビットへ転送して保持さ
せる。そして、クロック信号ＣＬＫに同期して処理を繰
り返すことにより、最終的に部分積レジスタ５に乗算結
果が得られるようになっている。
【０００３】かかる構成の従来の乗算器の動作の典型例
として、例えば、被乗数Ａが１０［即ち、バイナリデー
タで（１０１０）2 ］、乗数Ｂが７［即ち、バイナリデ
ータで（０１１１）2 ］である、ｎ＝４ビットの乗算器
について述べれば、図７に示す所定周期τのクロック信
号ＣＬＫが各処理サイクルＴ1 〜Ｔ5 において論理値
“Ｈ”に立上るのに同期して、乗数レジスタ２と部分積
レジスタ５が１ビットシフトすると共に、各サイクルに
おいて、加算器４が、論理積演算回路３を介して入力さ
れる４ビットのデータＣと部分積レジスタ５から入力さ
れる上位４ビットのデータＤＵを加算演算して、その演
算結果である５ビットのデータＲを部分積レジスタ４の
上位５ビットへ転送して保持させる。この処理を繰返す
ことにより、図８に示すように、部分積レジスタ５の内
容は、第１のサイクルＴ1 では（０００００００
０）2 、第２のサイクルＴ2 では（０１０１００００）
2 、第３のサイクルＴ3 では（０１１１１０００）2 、
第４のサイクルＴ4 では（１０００１１００）2 、第５
のサイクルＴ5 では（０１０００１１０）2 となり、５
サイクルの繰返し演算によって、１０×７＝７０の演算
に対応する（０１０００１１０）2 のバイナリーデータ
が部分積レジスタ５から得られる。
として、例えば、被乗数Ａが１０［即ち、バイナリデー
タで（１０１０）2 ］、乗数Ｂが７［即ち、バイナリデ
ータで（０１１１）2 ］である、ｎ＝４ビットの乗算器
について述べれば、図７に示す所定周期τのクロック信
号ＣＬＫが各処理サイクルＴ1 〜Ｔ5 において論理値
“Ｈ”に立上るのに同期して、乗数レジスタ２と部分積
レジスタ５が１ビットシフトすると共に、各サイクルに
おいて、加算器４が、論理積演算回路３を介して入力さ
れる４ビットのデータＣと部分積レジスタ５から入力さ
れる上位４ビットのデータＤＵを加算演算して、その演
算結果である５ビットのデータＲを部分積レジスタ４の
上位５ビットへ転送して保持させる。この処理を繰返す
ことにより、図８に示すように、部分積レジスタ５の内
容は、第１のサイクルＴ1 では（０００００００
０）2 、第２のサイクルＴ2 では（０１０１００００）
2 、第３のサイクルＴ3 では（０１１１１０００）2 、
第４のサイクルＴ4 では（１０００１１００）2 、第５
のサイクルＴ5 では（０１０００１１０）2 となり、５
サイクルの繰返し演算によって、１０×７＝７０の演算
に対応する（０１０００１１０）2 のバイナリーデータ
が部分積レジスタ５から得られる。
【０００４】この基本的な従来例は、ｎビットの乗算を
行うのにｎクロック周期が必要であることから、この処
理時間を更に短縮化するために、図９に示すような発展
した構成の乗算器も知られている。被乗数レジスタ６は
任意のｎビットの被乗数データＡ｛ａn-1 ，ａn-2 ，…
…，ａ0 ｝を保持つつ出力し、乗数レジスタ７は任意の
ｎビットの乗数データＢ｛ｂn-1 ，ｂn-2 ，……，
ｂ0 ｝を第１のクロック信号ＣＬＫの立上りに同期して
下位側へ２ビットずつシフトし、更に、最下位ビットと
第１位ビットに位置するビットデータＢ0 ，Ｂ1 を出力
する。第１の論理積演算回路８は被乗数レジスタ６から
出力される被乗数データＡの各ビットデータ｛ａn-1 ，
ａn-2 ，……，ａ0 ｝と乗数レジスタ７の最下位ビット
のデータＢ0との論理積演算を行いその演算結果のデー
タＣ1 を第１のｎビット加算器９へ供給する。加算器９
は、後述する第２の部分積レジスタ１２の上位ｎビット
から転送されてくるデータＤＵ2 とデータＣ1 の加算演
算を行い、その演算結果のデータと１ビットのキャリー
データＣＹ1 から成るｎ＋１ビットのデータＲ1 を第１
の部分積レジスタ１０の上位ｎ＋１ビットに供給して保
持させる。第１の部分積レジスタ１０は、２×ｎビット
のシフトレジスタであり、第１のクロック信号ＣＬＫと
は逆相の第２のクロック信号CKLBの立上りに同期して２
ビットずつ下位側へビットシフトすると共に、上位ｎビ
ットのデータＤＵ1 を第２の加算器１１に供給する。第
２の論理積演算回路１３は、被乗数レジスタ６から出力
される被乗数データＡの各ビットデータ｛ａn-1 ，ａ
n-2 ，……，ａ0 ｝と乗数レジスタ７の第１位ビットの
データＢ1 との論理積演算を行ってその演算結果のデー
タＣ2を第２のｎビット加算器１１へ供給する。第２の
ｎビット加算器１１は、データＣ2 とＤＵ1 の加算結果
と１ビットのキャリーデータＣＹ2 から成るｎ＋１ビッ
トのデータＲ2 を第２の部分積レジスタ１２の上位ｎ＋
１ビット目に供給して保持させる。第２の部分積レジス
タ１２は２×ｎビットのシフトレジスタから成り、第１
のクロック信号ＣＬＫの立上りに同期して下位側へ２ビ
ットずつのシフト動作を行うと共に、上位ｎビットのデ
ータＲ2 を第１のｎビット加算器９へ転送する。
行うのにｎクロック周期が必要であることから、この処
理時間を更に短縮化するために、図９に示すような発展
した構成の乗算器も知られている。被乗数レジスタ６は
任意のｎビットの被乗数データＡ｛ａn-1 ，ａn-2 ，…
…，ａ0 ｝を保持つつ出力し、乗数レジスタ７は任意の
ｎビットの乗数データＢ｛ｂn-1 ，ｂn-2 ，……，
ｂ0 ｝を第１のクロック信号ＣＬＫの立上りに同期して
下位側へ２ビットずつシフトし、更に、最下位ビットと
第１位ビットに位置するビットデータＢ0 ，Ｂ1 を出力
する。第１の論理積演算回路８は被乗数レジスタ６から
出力される被乗数データＡの各ビットデータ｛ａn-1 ，
ａn-2 ，……，ａ0 ｝と乗数レジスタ７の最下位ビット
のデータＢ0との論理積演算を行いその演算結果のデー
タＣ1 を第１のｎビット加算器９へ供給する。加算器９
は、後述する第２の部分積レジスタ１２の上位ｎビット
から転送されてくるデータＤＵ2 とデータＣ1 の加算演
算を行い、その演算結果のデータと１ビットのキャリー
データＣＹ1 から成るｎ＋１ビットのデータＲ1 を第１
の部分積レジスタ１０の上位ｎ＋１ビットに供給して保
持させる。第１の部分積レジスタ１０は、２×ｎビット
のシフトレジスタであり、第１のクロック信号ＣＬＫと
は逆相の第２のクロック信号CKLBの立上りに同期して２
ビットずつ下位側へビットシフトすると共に、上位ｎビ
ットのデータＤＵ1 を第２の加算器１１に供給する。第
２の論理積演算回路１３は、被乗数レジスタ６から出力
される被乗数データＡの各ビットデータ｛ａn-1 ，ａ
n-2 ，……，ａ0 ｝と乗数レジスタ７の第１位ビットの
データＢ1 との論理積演算を行ってその演算結果のデー
タＣ2を第２のｎビット加算器１１へ供給する。第２の
ｎビット加算器１１は、データＣ2 とＤＵ1 の加算結果
と１ビットのキャリーデータＣＹ2 から成るｎ＋１ビッ
トのデータＲ2 を第２の部分積レジスタ１２の上位ｎ＋
１ビット目に供給して保持させる。第２の部分積レジス
タ１２は２×ｎビットのシフトレジスタから成り、第１
のクロック信号ＣＬＫの立上りに同期して下位側へ２ビ
ットずつのシフト動作を行うと共に、上位ｎビットのデ
ータＲ2 を第１のｎビット加算器９へ転送する。
【０００５】第１，第２のクロック信号ＣＬＫ，CLKBは
図１０に示す所定周期τの矩形信号であり、かかる構成
の乗算器は、各周期τの内、第１のクロック信号ＣＬＫ
が論理値“Ｈ”となる間τA において、第１の部分積レ
ジスタ１０がシフト処理、及び第１のｎビット加算器９
からの部分積演算のデータＲ1 を保持し、第２のクロッ
ク信号CLKBが論理値“Ｈ”となる間に、第２の部分積レ
ジスタ１２がシフト処理、及び第２のｎビット加算器１
１からの部分積演算のデータＲ2 を保持しつつ加算演算
処理を繰返すことによって乗算を行うので、図６に示す
乗算器よりも半分の処理サイクルｎτ／２で乗算を完了
することができる。
図１０に示す所定周期τの矩形信号であり、かかる構成
の乗算器は、各周期τの内、第１のクロック信号ＣＬＫ
が論理値“Ｈ”となる間τA において、第１の部分積レ
ジスタ１０がシフト処理、及び第１のｎビット加算器９
からの部分積演算のデータＲ1 を保持し、第２のクロッ
ク信号CLKBが論理値“Ｈ”となる間に、第２の部分積レ
ジスタ１２がシフト処理、及び第２のｎビット加算器１
１からの部分積演算のデータＲ2 を保持しつつ加算演算
処理を繰返すことによって乗算を行うので、図６に示す
乗算器よりも半分の処理サイクルｎτ／２で乗算を完了
することができる。
【０００６】
【発明が解決しようとする課題】ところで、高速の乗算
処理を実現する上記従来例では、各周期τに２回の加算
演算を行うので、第１，第２のクロック信号ＣＬＫ，CL
KBの反転タイミングを一致させ且つデューティを５０％
に設定する必要である。しかし、マイクロプロセッサ等
の大規模集積回路では、内部の負荷容量や幾度にも及ぶ
バッファリング等によって波形が歪むので、立上りエッ
ジと立下がりエッジの間隔を正確に半周期に設定するこ
とは極めて困難であり、特に高速の乗算を行う場合には
演算誤差を招来することから設計が極めて困難となり、
高速乗算器の実現を阻んでいた。
処理を実現する上記従来例では、各周期τに２回の加算
演算を行うので、第１，第２のクロック信号ＣＬＫ，CL
KBの反転タイミングを一致させ且つデューティを５０％
に設定する必要である。しかし、マイクロプロセッサ等
の大規模集積回路では、内部の負荷容量や幾度にも及ぶ
バッファリング等によって波形が歪むので、立上りエッ
ジと立下がりエッジの間隔を正確に半周期に設定するこ
とは極めて困難であり、特に高速の乗算を行う場合には
演算誤差を招来することから設計が極めて困難となり、
高速乗算器の実現を阻んでいた。
【０００７】本発明はこのような問題点に鑑みて成され
たものであり、乗算演算の同期をとるためのクロック信
号のデューティ変動を考慮することなく１クロックで１
サイクル分の加算演算を行うことによって高速の乗算を
実現する乗算器を提供することを目的とする。
たものであり、乗算演算の同期をとるためのクロック信
号のデューティ変動を考慮することなく１クロックで１
サイクル分の加算演算を行うことによって高速の乗算を
実現する乗算器を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、クロック信号に同期して、乗数デー
タの各ビットデータの論理値に対応した被乗数データと
部分積レジスタの保持データとを加算回路で加算して、
その加算結果を該部分積レジスタに保持及びシフトさせ
る処理を繰返すことにより、該部分積レジスタに乗算結
果を発生させる乗算器において、上記加算回路を、従属
接続される複数段の加算回路で構成し、第１段の加算回
路は上記乗数データの各ビットデータの論理値に対応し
た被乗数データと前記部分積レジスタの保持データとを
加算し、第２段目以降の加算回路は、前段の加算回路の
加算結果と前記乗数データの所定ビットデータの論理値
に対応した被乗数データとの加算を行い、最終段の加算
回路から出力される演算結果と各段の加算回路から出力
される加算結果の内の所定ビットとを上記部分積レジス
タに保持及びシフトさせることで乗算を行う構成とし
た。
るために本発明は、クロック信号に同期して、乗数デー
タの各ビットデータの論理値に対応した被乗数データと
部分積レジスタの保持データとを加算回路で加算して、
その加算結果を該部分積レジスタに保持及びシフトさせ
る処理を繰返すことにより、該部分積レジスタに乗算結
果を発生させる乗算器において、上記加算回路を、従属
接続される複数段の加算回路で構成し、第１段の加算回
路は上記乗数データの各ビットデータの論理値に対応し
た被乗数データと前記部分積レジスタの保持データとを
加算し、第２段目以降の加算回路は、前段の加算回路の
加算結果と前記乗数データの所定ビットデータの論理値
に対応した被乗数データとの加算を行い、最終段の加算
回路から出力される演算結果と各段の加算回路から出力
される加算結果の内の所定ビットとを上記部分積レジス
タに保持及びシフトさせることで乗算を行う構成とし
た。
【０００９】
【作用】この構成によれば、クロック信号の所定の反転
時点（即ち、立上りエッジ又は立下がりエッジのいずれ
か一方）に同期して上記複数段の加算回路が加算を行い
且つ部分積レジスタがシフト動作を行うので、クロック
信号のデューティー変動の有無に係わらず複数の加算を
１サイクルで実現し、従来技術のようなクロック信号の
歪みを考慮しなくて済む高速の乗算器を実現することが
できる。
時点（即ち、立上りエッジ又は立下がりエッジのいずれ
か一方）に同期して上記複数段の加算回路が加算を行い
且つ部分積レジスタがシフト動作を行うので、クロック
信号のデューティー変動の有無に係わらず複数の加算を
１サイクルで実現し、従来技術のようなクロック信号の
歪みを考慮しなくて済む高速の乗算器を実現することが
できる。
【００１０】
【実施例】以下、本発明による乗算器の一実施例を図面
と共に説明する。
と共に説明する。
【００１１】まず、図１に基いて構成を述べると、被乗
数レジスタ２０は任意のｎビットの被乗数データＡ｛ａ
n-1 ，ａn-2 ，……，ａ0 ｝を保持つつ出力し、乗数レ
ジスタ２１は任意のｎビットの乗数データＢ｛ｂn-1 ，
ｂn-2 ，……，ｂ0 ｝を第１のクロック信号ＣＬＫの立
上りに同期して下位側へ２ビットずつシフトし、更に、
最下位ビットと第１位ビットに位置するビットデータＢ
0 ，Ｂ1 を出力する。
数レジスタ２０は任意のｎビットの被乗数データＡ｛ａ
n-1 ，ａn-2 ，……，ａ0 ｝を保持つつ出力し、乗数レ
ジスタ２１は任意のｎビットの乗数データＢ｛ｂn-1 ，
ｂn-2 ，……，ｂ0 ｝を第１のクロック信号ＣＬＫの立
上りに同期して下位側へ２ビットずつシフトし、更に、
最下位ビットと第１位ビットに位置するビットデータＢ
0 ，Ｂ1 を出力する。
【００１２】第１の論理積演算回路２２は被乗数レジス
タ２０から出力される被乗数データＡの各ビットデータ
｛ａn-1 ，ａn-2 ，……，ａ0 ｝と乗数レジスタ２１の
最下位ビットのデータＢ0 との論理積演算を行いその演
算結果のデータＣ1 を第１のｎビット加算器２３へ供給
する。加算器２３は、後述する部分積レジスタ２６の上
位ｎビットから転送されてくるデータＤＵとデータＣ1
の加算演算を行い、その演算結果のデータＲ
1 ｛ｒn-1 ，……，ｒ0 ｝と１ビットのキャリーデータ
ＣＹ1 を出力する。
タ２０から出力される被乗数データＡの各ビットデータ
｛ａn-1 ，ａn-2 ，……，ａ0 ｝と乗数レジスタ２１の
最下位ビットのデータＢ0 との論理積演算を行いその演
算結果のデータＣ1 を第１のｎビット加算器２３へ供給
する。加算器２３は、後述する部分積レジスタ２６の上
位ｎビットから転送されてくるデータＤＵとデータＣ1
の加算演算を行い、その演算結果のデータＲ
1 ｛ｒn-1 ，……，ｒ0 ｝と１ビットのキャリーデータ
ＣＹ1 を出力する。
【００１３】第２の論理積演算回路２４は、被乗数レジ
スタ２０から出力される被乗数データＡの各ビットデー
タ｛ａn-1 ，ａn-2 ，……，ａ0 ｝と乗数レジスタ２１
の第１位ビットのデータＢ1 との論理積演算を行い、そ
の演算結果のデータＣ2 を第２のｎビット加算器２５へ
供給する。第２のｎビット加算回路２５は、第１のｎビ
ット加算器２３の出力データＲ1 の内の上位ｎ−１ビッ
トのデータＲＵ｛ｒn-1 ，……，ｒ1 ｝を下位ｎ−１ビ
ットとし、１ビットのキャリーデータＣＹ1 を最上位ビ
ットとして入力するデータと、第２の論理積演算回路２
４の出力データＣ2 との加算を行い、１ビットのキャリ
ービットＣＹ2 と加算結果のデータＲ2｛Ｓn-1 ，…
…，Ｓ0 ｝を出力する。
スタ２０から出力される被乗数データＡの各ビットデー
タ｛ａn-1 ，ａn-2 ，……，ａ0 ｝と乗数レジスタ２１
の第１位ビットのデータＢ1 との論理積演算を行い、そ
の演算結果のデータＣ2 を第２のｎビット加算器２５へ
供給する。第２のｎビット加算回路２５は、第１のｎビ
ット加算器２３の出力データＲ1 の内の上位ｎ−１ビッ
トのデータＲＵ｛ｒn-1 ，……，ｒ1 ｝を下位ｎ−１ビ
ットとし、１ビットのキャリーデータＣＹ1 を最上位ビ
ットとして入力するデータと、第２の論理積演算回路２
４の出力データＣ2 との加算を行い、１ビットのキャリ
ービットＣＹ2 と加算結果のデータＲ2｛Ｓn-1 ，…
…，Ｓ0 ｝を出力する。
【００１４】部分積レジスタ２６は、２×ｎビットのシ
フトレジスタから成り、第１のｎビット加算器２３の出
力データＲ1 の内の最下位ビットのデータｒ0 を最下位
ビットとし、第２のｎビット加算器２５の出力するキャ
リーデータＣＹ2 を最上位ビットとし、出力データＲ2
を第１ないし第ｎ−１位ビットとするｎ＋２ビットのデ
ータＲ｛ＣＹ2 ，Ｓn-1 ，……，Ｓ0 ，ｒ0 ｝を、上位
ｎ＋２ビットに入力し、更に、上記したように保持デー
タの内の上位ｎビットのデータＤＵを第１のｎビット加
算器２３へ出力すると共に、クロック信号ＣＬＫの立上
りに同期して下位側へ２ビットずつのシフト動作を行
う。
フトレジスタから成り、第１のｎビット加算器２３の出
力データＲ1 の内の最下位ビットのデータｒ0 を最下位
ビットとし、第２のｎビット加算器２５の出力するキャ
リーデータＣＹ2 を最上位ビットとし、出力データＲ2
を第１ないし第ｎ−１位ビットとするｎ＋２ビットのデ
ータＲ｛ＣＹ2 ，Ｓn-1 ，……，Ｓ0 ，ｒ0 ｝を、上位
ｎ＋２ビットに入力し、更に、上記したように保持デー
タの内の上位ｎビットのデータＤＵを第１のｎビット加
算器２３へ出力すると共に、クロック信号ＣＬＫの立上
りに同期して下位側へ２ビットずつのシフト動作を行
う。
【００１５】次に、かかる実施例の動作を図２に示す動
作説明図に基いて説明する。尚、適用されるクロック信
号ＣＬＫは、図７に示すような所定周期τの矩形波であ
り、この周期τが１回の演算処理を行うサイクルに設定
されている。例えば、被乗数Ａが１０［即ち、バイナリ
データで（１０１０）2 ］、乗数Ｂが７［即ち、バイナ
リデータで（０１１１）2 ］である、ｎ＝４ビットの乗
算器について述べれば、図２に示すように、第１のサイ
クルＴ1 では、乗数レジスタ２１の下位２ビット
｛Ｂ1 ，Ｂ0 ｝は“１”，“１”であるので、論理積演
算回路２２，２４の出力データＣ1 ，Ｃ2 は共に（１０
１０）2 となる。したがって、第１のｎビット加算器２
３から出力されるキャリービットＣＹ1 とｎビットの演
算結果のデータＲ1 は｛ＣＹ1 ，Ｒ1 ｝＝（０１０１
０）2 となり、更に、第２のｎビット加算器２５から出
力されるキャリービットＣＹ2 とｎビットの演算結果の
データＲ2は｛ＣＹ2 ，Ｒ2 ｝＝（０１１１１）2 とな
る。更に、第１，第２のｎビット加算器２３，２５から
出力されるデータによって形成されるデータＲは（０１
１１１０）2 となる。第２のサイクルＴ2 に遷移すると
きのクロック信号ＣＬＫの立上りエッジに同期して、部
分積レジスタ２６が２ビットのシフト動作を行い且つデ
ータＲを入力するので、第２のサイクルＴ2 の初期の時
点での部分積レジスタ２６の保持データは（０１１１１
０００）2 となり、乗数レジスタ２１も同様に２ビット
のシフト動作を行うので、内部データは（０００１）2
に変化する。
作説明図に基いて説明する。尚、適用されるクロック信
号ＣＬＫは、図７に示すような所定周期τの矩形波であ
り、この周期τが１回の演算処理を行うサイクルに設定
されている。例えば、被乗数Ａが１０［即ち、バイナリ
データで（１０１０）2 ］、乗数Ｂが７［即ち、バイナ
リデータで（０１１１）2 ］である、ｎ＝４ビットの乗
算器について述べれば、図２に示すように、第１のサイ
クルＴ1 では、乗数レジスタ２１の下位２ビット
｛Ｂ1 ，Ｂ0 ｝は“１”，“１”であるので、論理積演
算回路２２，２４の出力データＣ1 ，Ｃ2 は共に（１０
１０）2 となる。したがって、第１のｎビット加算器２
３から出力されるキャリービットＣＹ1 とｎビットの演
算結果のデータＲ1 は｛ＣＹ1 ，Ｒ1 ｝＝（０１０１
０）2 となり、更に、第２のｎビット加算器２５から出
力されるキャリービットＣＹ2 とｎビットの演算結果の
データＲ2は｛ＣＹ2 ，Ｒ2 ｝＝（０１１１１）2 とな
る。更に、第１，第２のｎビット加算器２３，２５から
出力されるデータによって形成されるデータＲは（０１
１１１０）2 となる。第２のサイクルＴ2 に遷移すると
きのクロック信号ＣＬＫの立上りエッジに同期して、部
分積レジスタ２６が２ビットのシフト動作を行い且つデ
ータＲを入力するので、第２のサイクルＴ2 の初期の時
点での部分積レジスタ２６の保持データは（０１１１１
０００）2 となり、乗数レジスタ２１も同様に２ビット
のシフト動作を行うので、内部データは（０００１）2
に変化する。
【００１６】次に、第２のサイクルＴ2 では、乗数レジ
スタ２１の下位２ビット｛Ｂ1 ，Ｂ0 ｝は“０”，
“１”であるので、論理積演算回路２２の出力データＣ
1 は（１０１０）2 となり、論理積演算回路２３の出力
データＣ2 は（００００）2 となる。したがって、第１
のｎビット加算器２３から出力されるキャリービットＣ
Ｙ1 とｎビットの演算結果のデータＲ1 は｛ＣＹ1 ，Ｒ
1 ｝＝（１０００１）2 となり、更に、第２のｎビット
加算器２５から出力されるキャリービットＣＹ2 とｎビ
ットの演算結果のデータＲ2 は｛ＣＹ2 ，Ｒ2 ｝＝（０
１０００）2 となる。更に、第１，第２のｎビット加算
器２３，２５から出力されるデータによって形成される
データＲは（０１０００１）2 となる。そして、第２の
サイクルＴ3に遷移するときのクロック信号ＣＬＫの立
上りエッジに同期して、部分積レジスタ２６が２ビット
のシフト動作を行い且つデータＲを入力するので、第３
のサイクルＴ3 の初期の時点での部分積レジスタ２６の
保持データは（０１０００１１０）2 となる。
スタ２１の下位２ビット｛Ｂ1 ，Ｂ0 ｝は“０”，
“１”であるので、論理積演算回路２２の出力データＣ
1 は（１０１０）2 となり、論理積演算回路２３の出力
データＣ2 は（００００）2 となる。したがって、第１
のｎビット加算器２３から出力されるキャリービットＣ
Ｙ1 とｎビットの演算結果のデータＲ1 は｛ＣＹ1 ，Ｒ
1 ｝＝（１０００１）2 となり、更に、第２のｎビット
加算器２５から出力されるキャリービットＣＹ2 とｎビ
ットの演算結果のデータＲ2 は｛ＣＹ2 ，Ｒ2 ｝＝（０
１０００）2 となる。更に、第１，第２のｎビット加算
器２３，２５から出力されるデータによって形成される
データＲは（０１０００１）2 となる。そして、第２の
サイクルＴ3に遷移するときのクロック信号ＣＬＫの立
上りエッジに同期して、部分積レジスタ２６が２ビット
のシフト動作を行い且つデータＲを入力するので、第３
のサイクルＴ3 の初期の時点での部分積レジスタ２６の
保持データは（０１０００１１０）2 となる。
【００１７】このように、この実施例によれば、クロッ
ク信号ＣＬＫが所定周期τ毎に論理値“Ｈ”に立上るの
に同期して、乗数レジスタ２１と部分積レジスタ２６が
２ビットシフトすると共に、周期τ毎の各サイクルにお
いて、加算器２３と２５が、論理積演算回路２２と２４
を介して入力される４ビットのデータＣ1 とＣ2 と部分
積レジスタ２６から入力される上位４ビットのデータＤ
Ｕを加算演算して、その演算結果である６ビットのデー
タＲを部分積レジスタ２６の上位６ビットへ転送して保
持させる処理を繰返すことによって乗算を実現し、１サ
イクル当たり２回の加算演算を、クロック信号ＣＬＫの
立上りエッジにのみ同期して処理するので、クロックＣ
ＬＫのデューティー変動や波形歪みに影響されることな
く乗算が行われ、更に、高速の乗算が実現される。
ク信号ＣＬＫが所定周期τ毎に論理値“Ｈ”に立上るの
に同期して、乗数レジスタ２１と部分積レジスタ２６が
２ビットシフトすると共に、周期τ毎の各サイクルにお
いて、加算器２３と２５が、論理積演算回路２２と２４
を介して入力される４ビットのデータＣ1 とＣ2 と部分
積レジスタ２６から入力される上位４ビットのデータＤ
Ｕを加算演算して、その演算結果である６ビットのデー
タＲを部分積レジスタ２６の上位６ビットへ転送して保
持させる処理を繰返すことによって乗算を実現し、１サ
イクル当たり２回の加算演算を、クロック信号ＣＬＫの
立上りエッジにのみ同期して処理するので、クロックＣ
ＬＫのデューティー変動や波形歪みに影響されることな
く乗算が行われ、更に、高速の乗算が実現される。
【００１８】次に、他の実施例を図面と共に説明する。
まず、構成を図３に基いて説明すると、被乗数レジスタ
３０は、任意のｎビットの被乗数データＡ｛ａn-1 ，ａ
n-2，……，ａ0 ｝を入力すると、Ａ×２の乗算結果に
相当するｎ＋１ビットの第１の被乗数データＡ1 と、Ａ
×１の乗算結果に相当するｎ＋１ビットの第２の被乗数
データＡ2 と、Ａ×０の乗算結果に相当するｎ＋１ビッ
トの第３の被乗数データＡ3 と、Ａ×（−１）に相当す
るｎ＋１ビットの第４の被乗数データＡ4 と、Ａ×（−
２）に相当するｎ＋１ビットの第５の被乗数データＡ5
を同時に出力する。尚、これらの被乗数データＡ1 ，Ａ
2 ，Ａ3 ，Ａ4 ，Ａ5 は元の被乗数データＡに対してシ
フト又は２の補数処理を行うことにより実現される。
まず、構成を図３に基いて説明すると、被乗数レジスタ
３０は、任意のｎビットの被乗数データＡ｛ａn-1 ，ａ
n-2，……，ａ0 ｝を入力すると、Ａ×２の乗算結果に
相当するｎ＋１ビットの第１の被乗数データＡ1 と、Ａ
×１の乗算結果に相当するｎ＋１ビットの第２の被乗数
データＡ2 と、Ａ×０の乗算結果に相当するｎ＋１ビッ
トの第３の被乗数データＡ3 と、Ａ×（−１）に相当す
るｎ＋１ビットの第４の被乗数データＡ4 と、Ａ×（−
２）に相当するｎ＋１ビットの第５の被乗数データＡ5
を同時に出力する。尚、これらの被乗数データＡ1 ，Ａ
2 ，Ａ3 ，Ａ4 ，Ａ5 は元の被乗数データＡに対してシ
フト又は２の補数処理を行うことにより実現される。
【００１９】乗数レジスタ３１は、ｎ＋１ビットのシフ
トレジスタから成り、演算開始前に入力される任意のｎ
ビットの乗数データＢ｛ｂn-1 ，ｂn-2 ，……，ｂ0 ｝
を上位ｎビットに保持すると共に、最下位ビット（ＬＳ
Ｂ）の“０”のビットデータを保持し、第２位ビットと
第１位ビット及び最下位ビットのビットデータ｛Ｂ2，
Ｂ1 ，Ｂ0 ｝を後述する第１のリコーダ３３へ転送し、
第４位ビットと第３位ビット及び第２位ビットのビット
データ｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝を後述する第２のリコーダ
３５へ転送する。
トレジスタから成り、演算開始前に入力される任意のｎ
ビットの乗数データＢ｛ｂn-1 ，ｂn-2 ，……，ｂ0 ｝
を上位ｎビットに保持すると共に、最下位ビット（ＬＳ
Ｂ）の“０”のビットデータを保持し、第２位ビットと
第１位ビット及び最下位ビットのビットデータ｛Ｂ2，
Ｂ1 ，Ｂ0 ｝を後述する第１のリコーダ３３へ転送し、
第４位ビットと第３位ビット及び第２位ビットのビット
データ｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝を後述する第２のリコーダ
３５へ転送する。
【００２０】部分積レジスタ３２は、２×ｎビットのシ
フトレジスタから成り、上位ｎ＋４ビットに後述のデー
タＲが入力されると共に、上位ｎビットのデータＤＵを
出力し、更に、クロック信号ＣＬＫの立上りエッジに同
期して４ビットずつ下位側へビットシフトする。尚、か
かる部分積レジスタ３２は、例えば、図４に示すように
Ｄ型フリップフロップをカスケード接続し、クロック信
号ＣＬＫの立上りエッジに同期してシフト動作を行うと
共に、上位の複数ビット位置に並列入力し、又、上位の
複数ビットのビットデータを出力するシフトレジスタが
適用される。
フトレジスタから成り、上位ｎ＋４ビットに後述のデー
タＲが入力されると共に、上位ｎビットのデータＤＵを
出力し、更に、クロック信号ＣＬＫの立上りエッジに同
期して４ビットずつ下位側へビットシフトする。尚、か
かる部分積レジスタ３２は、例えば、図４に示すように
Ｄ型フリップフロップをカスケード接続し、クロック信
号ＣＬＫの立上りエッジに同期してシフト動作を行うと
共に、上位の複数ビット位置に並列入力し、又、上位の
複数ビットのビットデータを出力するシフトレジスタが
適用される。
【００２１】第１のデコーダ３３は、乗数レジスタ３１
からの３ビットのデータ｛Ｂ2 ，Ｂ1 ，Ｂ0 ｝に基いて
５種類のデコード情報を示す第１のデコードデータＤＣ
1 を出力するデコーダ回路である。即ち、データ
｛Ｂ2 ，Ｂ1 ，Ｂ0 ｝が（０１１）2 のときは第１の出
力ビットに第１のデコード情報、（００１）2 又は（０
１０）2 のときは第２の出力ビットに第２のデコード情
報、（０００）2 又は（１１１）2 のときは第３の出力
ビットに第３のデコード情報、（１０１）2 又は（１１
０）2 のときは第４の出力ビットに第４のデコード情
報、（１００）2 のときは第５の出力ビットに第５のデ
コード情報を示すビットデータを出力し、これらのデコ
ード情報に応じて第１のセレクタ３４の切換え動作を制
御する。
からの３ビットのデータ｛Ｂ2 ，Ｂ1 ，Ｂ0 ｝に基いて
５種類のデコード情報を示す第１のデコードデータＤＣ
1 を出力するデコーダ回路である。即ち、データ
｛Ｂ2 ，Ｂ1 ，Ｂ0 ｝が（０１１）2 のときは第１の出
力ビットに第１のデコード情報、（００１）2 又は（０
１０）2 のときは第２の出力ビットに第２のデコード情
報、（０００）2 又は（１１１）2 のときは第３の出力
ビットに第３のデコード情報、（１０１）2 又は（１１
０）2 のときは第４の出力ビットに第４のデコード情
報、（１００）2 のときは第５の出力ビットに第５のデ
コード情報を示すビットデータを出力し、これらのデコ
ード情報に応じて第１のセレクタ３４の切換え動作を制
御する。
【００２２】第１のセレクタ３４は、被乗数データ
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 を入力し、第１のデコー
ダ３３からのデコードデータＤＣ1 に従っていずれか一
つの乗数データを出力する。即ち、デコードデータＤＣ
1 が第１のデコード情報の場合は被乗数データＡ1 、第
２のデコード情報の場合は被乗数データＡ2 、第３のデ
コード情報の場合は被乗数データＡ3 、第４のデコード
情報の場合は被乗数データＡ4 、第５のデコード情報の
場合は被乗数データＡ5 を出力する。
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 を入力し、第１のデコー
ダ３３からのデコードデータＤＣ1 に従っていずれか一
つの乗数データを出力する。即ち、デコードデータＤＣ
1 が第１のデコード情報の場合は被乗数データＡ1 、第
２のデコード情報の場合は被乗数データＡ2 、第３のデ
コード情報の場合は被乗数データＡ3 、第４のデコード
情報の場合は被乗数データＡ4 、第５のデコード情報の
場合は被乗数データＡ5 を出力する。
【００２３】第２のデコーダ３５は、乗数レジスタ３１
からの３ビットのデータ｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝に基いて
５種類のデコード情報を示す第２のデコードデータＤＣ
2 を出力するデコーダ回路である。即ち、データ
｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝が（０１１）2 のときは第１の出
力ビットに第６のデコード情報、（００１）2 又は（０
１０）2 のときは第２の出力ビットに第７のデコード情
報、（０００）2 又は（１１１）2 のときは第３の出力
ビットに第８のデコード情報、（１０１）2 又は（１１
０）2 のときは第４の出力ビットに第９のデコード情
報、（１００）2 のときは第５の出力ビットに第１０の
デコード情報を示すビットデータを出力し、これらのデ
コード情報に応じて第２のセレクタ３６の切換え動作を
制御する。
からの３ビットのデータ｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝に基いて
５種類のデコード情報を示す第２のデコードデータＤＣ
2 を出力するデコーダ回路である。即ち、データ
｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝が（０１１）2 のときは第１の出
力ビットに第６のデコード情報、（００１）2 又は（０
１０）2 のときは第２の出力ビットに第７のデコード情
報、（０００）2 又は（１１１）2 のときは第３の出力
ビットに第８のデコード情報、（１０１）2 又は（１１
０）2 のときは第４の出力ビットに第９のデコード情
報、（１００）2 のときは第５の出力ビットに第１０の
デコード情報を示すビットデータを出力し、これらのデ
コード情報に応じて第２のセレクタ３６の切換え動作を
制御する。
【００２４】第２のセレクタ３６は、被乗数データ
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 を入力し、第２のデコー
ダ３５からのデコードデータＤＣ2 に従っていずれか一
つの乗数データを出力する。即ち、デコードデータＤＣ
2 が第６のデコード情報の場合は被乗数データＡ1 、第
７のデコード情報の場合は被乗数データＡ2 、第８のデ
コード情報の場合は被乗数データＡ3 、第９のデコード
情報の場合は被乗数データＡ4 、第１０のデコード情報
の場合は被乗数データＡ5 を出力する。
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 を入力し、第２のデコー
ダ３５からのデコードデータＤＣ2 に従っていずれか一
つの乗数データを出力する。即ち、デコードデータＤＣ
2 が第６のデコード情報の場合は被乗数データＡ1 、第
７のデコード情報の場合は被乗数データＡ2 、第８のデ
コード情報の場合は被乗数データＡ3 、第９のデコード
情報の場合は被乗数データＡ4 、第１０のデコード情報
の場合は被乗数データＡ5 を出力する。
【００２５】第１のｎ＋１ビット加算器３７は、部分積
レジスタ３２から転送されてくる上位ｎビットのデータ
ＤＵ｛ｐ2n-1……ｐn ｝を下位ｎビットとし最上位ビッ
トとしてｐ2n-1を付加することによって成るｎ＋１ビッ
トのデータ｛ｐ2n-1，ｐ2n-1……ｐn ｝と、第１のセレ
クタ３４からのｎ＋１ビットのデータＣ1 を加算して、
１ビットのキャリーデータＣＹ1 と演算結果のｎ＋１ビ
ットのデータＲ1 ｛ｒn ，……，ｒ0 ｝を出力する。第
２のｎ＋１ビット加算器３８は、第１のｎ＋１ビット加
算器３７から出力されるデータＲ1 の内の上位ｎ−１ビ
ット｛ｒn ，……，ｒ2 ｝を下位ビットとして更に最上
位及び次の上位ビットを共にｒn としたｎ＋１ビットの
データ｛ｒn ，ｒn ，ｒn ……，ｒ2 ｝と、第２のセレ
クタ３６からのデータＣ2 を加算し、１ビットのキャリ
ーデータＣＹ2 と演算結果のｎ＋１ビットのデータＲ2
｛Ｓn ，……，Ｓ0 ｝を出力する。
レジスタ３２から転送されてくる上位ｎビットのデータ
ＤＵ｛ｐ2n-1……ｐn ｝を下位ｎビットとし最上位ビッ
トとしてｐ2n-1を付加することによって成るｎ＋１ビッ
トのデータ｛ｐ2n-1，ｐ2n-1……ｐn ｝と、第１のセレ
クタ３４からのｎ＋１ビットのデータＣ1 を加算して、
１ビットのキャリーデータＣＹ1 と演算結果のｎ＋１ビ
ットのデータＲ1 ｛ｒn ，……，ｒ0 ｝を出力する。第
２のｎ＋１ビット加算器３８は、第１のｎ＋１ビット加
算器３７から出力されるデータＲ1 の内の上位ｎ−１ビ
ット｛ｒn ，……，ｒ2 ｝を下位ビットとして更に最上
位及び次の上位ビットを共にｒn としたｎ＋１ビットの
データ｛ｒn ，ｒn ，ｒn ……，ｒ2 ｝と、第２のセレ
クタ３６からのデータＣ2 を加算し、１ビットのキャリ
ーデータＣＹ2 と演算結果のｎ＋１ビットのデータＲ2
｛Ｓn ，……，Ｓ0 ｝を出力する。
【００２６】そして、第１のｎ＋１ビット加算器３７の
出力データＲ1 の内の下位２ビットのデータ｛ｒ1 ，ｒ
0 ｝と、第２のｎ＋１ビット加算器３８の出力データＲ
2 から成るｎ＋３ビットのデータＲ｛Ｓn ，……，
Ｓ0 ，ｒ1 ，ｒ0 ｝が部分積レジスタ３２の上位ｎ＋４
ビットに入力される。
出力データＲ1 の内の下位２ビットのデータ｛ｒ1 ，ｒ
0 ｝と、第２のｎ＋１ビット加算器３８の出力データＲ
2 から成るｎ＋３ビットのデータＲ｛Ｓn ，……，
Ｓ0 ，ｒ1 ，ｒ0 ｝が部分積レジスタ３２の上位ｎ＋４
ビットに入力される。
【００２７】次に、かかる他の実施例の動作を図５に基
いて説明する。尚、典型的な例として８ビット乗算器を
説明し、被乗数レジスタ３０に設定される被乗数Ａが８
ビットバイナリーで（01100111）、乗数レジスタ３１に
設定される乗数Ｂが８ビットバイナリーで（10100111）
であるものとする。まず、乗算開始前には、８ビット乗
数データＢ（10100111）が９ビットの乗数レジスタ３１
に格納されるので、乗数レジスタ３１の内部データは最
下位ビットが“０”となる（101001110)になる。 又、
被乗数レジスタ３０から出力されるデータＡ1 〜Ａ
5 は、Ａ1 ＝（00110011) 、Ａ2 ＝（011001110)、Ａ3
＝（000000000)、Ａ4 ＝（110011001)、Ａ5＝（1001100
10)となる。
いて説明する。尚、典型的な例として８ビット乗算器を
説明し、被乗数レジスタ３０に設定される被乗数Ａが８
ビットバイナリーで（01100111）、乗数レジスタ３１に
設定される乗数Ｂが８ビットバイナリーで（10100111）
であるものとする。まず、乗算開始前には、８ビット乗
数データＢ（10100111）が９ビットの乗数レジスタ３１
に格納されるので、乗数レジスタ３１の内部データは最
下位ビットが“０”となる（101001110)になる。 又、
被乗数レジスタ３０から出力されるデータＡ1 〜Ａ
5 は、Ａ1 ＝（00110011) 、Ａ2 ＝（011001110)、Ａ3
＝（000000000)、Ａ4 ＝（110011001)、Ａ5＝（1001100
10)となる。
【００２８】そして、図７に示すのと同様のクロックＣ
ＬＫに同期して乗算を開始すると、各サイクルＴ1 〜Ｔ
3 において、図５に示すように、乗数レジスタ３１から
出力される各ビットデータ｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝と｛Ｂ
2 ，Ｂ1 ，Ｂ0 ｝にしたがってデコーダ３３，３５及び
セレクタ３４，３６がデータＡ1 〜Ａ5 を選択して加算
器３７，３８が加算処理を行うことにより、部分積レジ
スタ３２の内容は、第１のサイクルでは（000000000000
0000) 、第２のサイクルＴ2 では、(001011010001000
0)、第３のサイクルＴ3 では、（1101110000110001) と
なる。そして、第３のサイクルＴ3 で部分積レジスタ３
２に発生した値が、乗算結果と成る。
ＬＫに同期して乗算を開始すると、各サイクルＴ1 〜Ｔ
3 において、図５に示すように、乗数レジスタ３１から
出力される各ビットデータ｛Ｂ4 ，Ｂ3 ，Ｂ2 ｝と｛Ｂ
2 ，Ｂ1 ，Ｂ0 ｝にしたがってデコーダ３３，３５及び
セレクタ３４，３６がデータＡ1 〜Ａ5 を選択して加算
器３７，３８が加算処理を行うことにより、部分積レジ
スタ３２の内容は、第１のサイクルでは（000000000000
0000) 、第２のサイクルＴ2 では、(001011010001000
0)、第３のサイクルＴ3 では、（1101110000110001) と
なる。そして、第３のサイクルＴ3 で部分積レジスタ３
２に発生した値が、乗算結果と成る。
【００２９】このように、通常は８ビットの乗算を行う
のに８サイクル必要であったが、この実施例によれば、
少ないサイクルで演算結果が得られることから高速の乗
算器が実現され、更にクロック信号ＣＬＫの立上りエッ
ジにのみ同期して加算演算が行われるのでるので、演算
精度がクロック信号ＣＬＫのデューティ変動や波形歪み
がに影響されない。よって、高速且つ高精度の乗算器を
実現することができる。
のに８サイクル必要であったが、この実施例によれば、
少ないサイクルで演算結果が得られることから高速の乗
算器が実現され、更にクロック信号ＣＬＫの立上りエッ
ジにのみ同期して加算演算が行われるのでるので、演算
精度がクロック信号ＣＬＫのデューティ変動や波形歪み
がに影響されない。よって、高速且つ高精度の乗算器を
実現することができる。
【００３０】尚、この実施例では、乗数レジスタ３１か
ら所定の下位３ビットずつをデコーダでデコードするよ
うにしたが、これに限らず、高位基数に基いて加算演算
を行わせるようにしてもよい。
ら所定の下位３ビットずつをデコーダでデコードするよ
うにしたが、これに限らず、高位基数に基いて加算演算
を行わせるようにしてもよい。
【００３１】
【発明の効果】以上説明したように本発明は、クロック
信号に同期して、乗数データの各ビットデータの論理値
に対応した被乗数データと部分積レジスタの保持データ
とを加算回路で加算して、その加算結果を該部分積レジ
スタに保持及びシフトさせる処理を繰返すことにより、
該部分積レジスタに乗算結果を発生させる乗算器を対象
とし、上記加算回路を、従属接続される複数段の加算回
路で構成し、第１段の加算回路は上記乗数データの各ビ
ットデータの論理値に対応した被乗数データと前記部分
積レジスタの保持データとを加算し、第２段目以降の加
算回路は、前段の加算回路の加算結果と前記乗数データ
の所定ビットデータの論理値に対応した被乗数データと
の加算を行い、最終段の加算回路から出力される演算結
果と各段の加算回路から出力される加算結果の内の所定
ビットとを上記部分積レジスタに保持及びシフトさせる
ことで乗算を行う構成としたので、クロック信号の所定
の反転時点（即ち、立上りエッジ又は立下がりエッジの
いずれか一方）に同期して上記複数段の加算回路が加算
を行い且つ部分積レジスタがシフト動作を行うこととな
り、クロック信号のデューティー変動の有無に係わらず
複数の加算を１サイクルで実現し、従来技術のようなク
ロック信号の歪みを考慮しなくて済む高速の乗算器を実
現することができる。
信号に同期して、乗数データの各ビットデータの論理値
に対応した被乗数データと部分積レジスタの保持データ
とを加算回路で加算して、その加算結果を該部分積レジ
スタに保持及びシフトさせる処理を繰返すことにより、
該部分積レジスタに乗算結果を発生させる乗算器を対象
とし、上記加算回路を、従属接続される複数段の加算回
路で構成し、第１段の加算回路は上記乗数データの各ビ
ットデータの論理値に対応した被乗数データと前記部分
積レジスタの保持データとを加算し、第２段目以降の加
算回路は、前段の加算回路の加算結果と前記乗数データ
の所定ビットデータの論理値に対応した被乗数データと
の加算を行い、最終段の加算回路から出力される演算結
果と各段の加算回路から出力される加算結果の内の所定
ビットとを上記部分積レジスタに保持及びシフトさせる
ことで乗算を行う構成としたので、クロック信号の所定
の反転時点（即ち、立上りエッジ又は立下がりエッジの
いずれか一方）に同期して上記複数段の加算回路が加算
を行い且つ部分積レジスタがシフト動作を行うこととな
り、クロック信号のデューティー変動の有無に係わらず
複数の加算を１サイクルで実現し、従来技術のようなク
ロック信号の歪みを考慮しなくて済む高速の乗算器を実
現することができる。
【００３２】そして、信号伝播速度の速いＧａＡｓＭＥ
ＳＦＥＴ等を適用して更に高速の乗算器や、この乗算器
を内蔵するマイクロプロセッサを実現する場合に極めて
優れた効果を発揮する。
ＳＦＥＴ等を適用して更に高速の乗算器や、この乗算器
を内蔵するマイクロプロセッサを実現する場合に極めて
優れた効果を発揮する。
【図１】本発明による乗算器の一実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す実施例の動作を説明するための動作
説明図である。
説明図である。
【図３】本発明による乗算器の他の実施例の構成を示す
ブロック図である。
ブロック図である。
【図４】部分積レジスタの一具体例の構成を示す回路図
である。
である。
【図５】他の実施例の動作を説明するための動作説明図
である。
である。
【図６】従来の乗算器の構成を示すブロック図である。
【図７】従来の乗算器に適用されるクロック信号を示す
波形図である。
波形図である。
【図８】従来の乗算器の動作を説明するための動作説明
図である。
図である。
【図９】従来の他の乗算器の構成を示すブロック図であ
る。
る。
【図１０】従来の他の乗算器に適用されるクロック信号
を示す波形図である。
を示す波形図である。
２０，３０…被乗数レジスタ、２１，３１…乗数レジス
タ、２６，３２…部分積レジスタ、２２…第１の論理積
演算回路、２３…第１のｎビット加算器、２４…第２の
論理積演算回路、２５…第２のｎビット加算器、３３…
第１のデコーダ、３４第１のセレクタ、３５…第１のデ
コーダ、３６…第２のセレクタ、３７…第１のｎ＋１ビ
ット加算器、３８…第２のｎ＋１ビット加算器。
タ、２６，３２…部分積レジスタ、２２…第１の論理積
演算回路、２３…第１のｎビット加算器、２４…第２の
論理積演算回路、２５…第２のｎビット加算器、３３…
第１のデコーダ、３４第１のセレクタ、３５…第１のデ
コーダ、３６…第２のセレクタ、３７…第１のｎ＋１ビ
ット加算器、３８…第２のｎ＋１ビット加算器。
Claims (3)
- 【請求項１】 クロック信号に同期して、乗数データの
各ビットデータの論理値に対応した被乗数データと部分
積レジスタの保持データとを加算回路で加算して、その
加算結果を該部分積レジスタに保持及びシフトさせる処
理を繰返すことにより、該部分積レジスタに乗算結果を
発生させる乗算器において、 前記加算回路を、従属接続される複数段の加算回路で構
成し、第１段の加算回路は前記乗数データの各ビットデ
ータの論理値に対応した被乗数データと前記部分積レジ
スタの保持データとを加算し、第２段目以降の加算回路
は、前段の加算回路の加算結果と前記乗数データの所定
ビットデータの論理値に対応した被乗数データとの加算
を行い、最終段の加算回路から出力される演算結果と各
段の加算回路から出力される加算結果の内の所定ビット
とを上記部分積レジスタに保持及びシフトさせる構成を
有することを特徴とする乗算器。 - 【請求項２】 任意のｎビットの被乗数データ（Ａ）を
保持すると共に全てのビットデータを並列出力する被乗
数レジスタと、 ｎビットの乗数データ（Ｂ）を保持すると共にクロック
信号の所定の反転時点に同期して２ビットずつ下位側に
ビットシフトする乗数レジスタと、 ２×ｎビットの保持機能を有し、上記クロック信号の反
転時点に同期して２ビットずつ下位側にビットシフトす
ると共に、上位ｎ＋２ビットまでにｎ＋２ビットのデー
タを入力し且つ上位ｎビットのデータを出力する部分積
レジスタと、 上記乗数レジスタの最下位ビットのビットデータ
（Ｂ0 ）と上記被乗数レジスタから出力される被乗数デ
ータ（Ａ）との論理積演算を各ビット毎に行う第１の論
理積演算回路と、 上記乗数レジスタの第１位ビットのビットデータ
（Ｂ1 ）と上記被乗数レジスタから出力される被乗数デ
ータ（Ａ）との論理積演算を各ビット毎に行う第２の論
理積演算回路と、 上記部分積レジスタから出力される上位ｎビットのデー
タと第１の論理積演算回路から出力されるｎビットのデ
ータとを加算演算して１ビットのキャリーデータとｎビ
ットの加算データを出力する第１の加算器と、 第１の加算器から出力される上記キャリーデータと、上
記加算データの内の最下位ビットを除くｎ−１ビットの
データと、第２の論理積演算回路から出力されるｎビッ
トのデータとを加算演算して、１ビットのキャリーデー
タとｎビットの加算データを出力する第２の加算器とを
具備し、 上記第１の加算器から出力されるｎビットの加算データ
の内の最下位ビットのデータを最下位ビットとし、第２
の加算器から出力される１ビットのキャリーデータとｎ
ビットの加算データを上位ビットとするｎ＋２ビットの
データを前記クロック信号に同期して上記部分積レジス
タの上位ｎ＋２ビットに入力しつつ上記乗数レジスタ及
び部分積レジスタに上記シフト処理を行わせることによ
り、乗算を行うことを特徴とする乗算器。 - 【請求項３】 任意のｎビットの被乗数データ（Ａ）の
２倍に相当するｎ＋１ビットの第１の被乗数データ（Ａ
1 ）と、被乗数データ（Ａ）の１倍に相当するｎ＋１ビ
ットの第２の被乗数データ（Ａ2 ）と、全ビットが０で
あるｎ＋１ビットの第３の被乗数データ（Ａ3 ）と、被
乗数データ（Ａ）の−２倍に相当するｎ＋１ビットの第
４の被乗数データ（Ａ4 ）と、被乗数データ（Ａ）の−
１倍に相当するｎ＋１ビットの第５の被乗数データ（Ａ
5 ）とを並列出力する被乗数レジスタと、 ｎビットの乗数データ（Ｂ）を上位ｎビットに入力し、
演算開始と共にクロック信号の所定の反転時点に同期し
て４ビットずつ下位側にビットシフトするｎ＋１ビット
の乗数レジスタと、 ２×ｎビットのデータ保持機能を有し、上位ｎ＋４ビッ
トにデータを入力すると共に上位ｎビットの保持データ
を出力し、上記クロック信号の所定の反転時点に同期し
て４ビットずつ保持データを下位側にビットシフトする
部分積レジスタと、 上記乗数レジスタの第２位ビットと第１位ビット及び最
下位ビットが順に（０１１）のときは第１のデコード情
報、（００１）又は（０１０）のときは第２のデコード
情報、（０００）又は（１１１）のときは第３のデコー
ド情報、（１０１）又は（１１０）のときは第４のデコ
ード情報、（１００）のときは第５のデコード情報を夫
々示す第１のデコードデータ（ＤＣ1 ）を発生する第１
のリコーダと、 第１のデコードデータ（ＤＣ1 ）が第１のデコード情報
を示すときは上記第１の被乗数データ（Ａ1 ）、第２の
デコード情報を示すときは上記第２の被乗数データ（Ａ
2 ）、第３のデコード情報を示すときは上記第３の被乗
数データ（Ａ3）、第４のデコード情報を示すときは上
記第４の被乗数データ（Ａ4 ）、第５のデコード情報を
示すときは上記第５の被乗数データ（Ａ5 ）を夫々切換
えて出力する第１の切換回路と、 第１の切換回路の出力データと部分積レジスタの出力デ
ータの加算演算を行い、ｎ＋１ビットの演算結果のデー
タを出力する第１の加算器と、 上記乗数レジスタの第４位ビットと第３位ビット及び第
２位ビットが順に（０１１）のときは第１のデコード情
報、（００１）又は（０１０）のときは第２のデコード
情報、（０００）又は（１１１）のときは第３のデコー
ド情報、（１０１）又は（１１０）のときは第４のデコ
ード情報、（１００）のときは第５のデコード情報を夫
々示す第２のデコードデータ（ＤＣ2 ）を発生する第２
のリコーダと、 第２のデコードデータ（ＤＣ2 ）が第１のデコード情報
を示すときは上記第１の被乗数データ（Ａ1 ）、第２の
デコード情報を示すときは上記第２の被乗数データ（Ａ
2 ）、第３のデコード情報を示すときは上記第３の被乗
数データ（Ａ3）、第４のデコード情報を示すときは上
記第４の被乗数データ（Ａ4 ）、第５のデコード情報を
示すときは上記第５の被乗数データ（Ａ5 ）を夫々切換
えて出力する第２の切換回路と、 第２の切換回路の出力データと、第１する上記ｎ＋１ビ
ットの演算結果のデータの内の所定ビットデータと上記
第２のセレクタの出力データとの加算演算を行い、ｎ＋
１ビットの演算結果のデータを出力する第２の加算器と
を具備し、 上記第１の加算器から出力されるｎ＋１ビットの加算デ
ータの内の下位２ビットのデータを下位２ビットとし、
第２の加算器から出力されるｎ＋１ビットの加算データ
を上位ビットとするｎ＋３ビットのデータを前記クロッ
ク信号に同期して上記部分積レジスタの上位ｎ＋３ビッ
トに入力しつつ上記乗数レジスタ及び部分積レジスタに
上記シフト処理を行わせることにより、乗算を行うこと
を特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094324A JPH05289850A (ja) | 1992-04-14 | 1992-04-14 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094324A JPH05289850A (ja) | 1992-04-14 | 1992-04-14 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289850A true JPH05289850A (ja) | 1993-11-05 |
Family
ID=14107108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094324A Pending JPH05289850A (ja) | 1992-04-14 | 1992-04-14 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111753962A (zh) * | 2020-06-24 | 2020-10-09 | 国汽(北京)智能网联汽车研究院有限公司 | 一种加法器、乘法器、卷积层结构、处理器及加速器 |
-
1992
- 1992-04-14 JP JP4094324A patent/JPH05289850A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111753962A (zh) * | 2020-06-24 | 2020-10-09 | 国汽(北京)智能网联汽车研究院有限公司 | 一种加法器、乘法器、卷积层结构、处理器及加速器 |
| CN111753962B (zh) * | 2020-06-24 | 2023-07-11 | 国汽(北京)智能网联汽车研究院有限公司 | 一种加法器、乘法器、卷积层结构、处理器及加速器 |
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