JPH0786824B2 - 部分積生成回路 - Google Patents
部分積生成回路Info
- Publication number
- JPH0786824B2 JPH0786824B2 JP63201223A JP20122388A JPH0786824B2 JP H0786824 B2 JPH0786824 B2 JP H0786824B2 JP 63201223 A JP63201223 A JP 63201223A JP 20122388 A JP20122388 A JP 20122388A JP H0786824 B2 JPH0786824 B2 JP H0786824B2
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- circuit
- data
- partial product
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル乗算器の部分積を生成する部分積生
成回路に関し、特に３ビットの乗数に対する部分積を生
成する回路に関する。
成回路に関し、特に３ビットの乗数に対する部分積を生
成する回路に関する。
従来、この種の部分積生成回路は第３図に示す回路構成
となっていた。即ち、３ビットの乗数は入力端子２を制
御回路10に供給されている。係数が“0"である乗算器
３、係数が“1"である乗算器４、係数が“2"である乗算
器５、係数が“−1"である乗算器６、および係数が“−
2"である乗算器７の入力は全て共通に被乗数入力端子１
に接続され、これら乗算器３ないし７の出力は選択回路
11に入力されている。制御回路10の出力を選択回路11の
制御入力に接続され、これに応じて選択回路11は一つの
入力を選択し出力端子14に出力している。
となっていた。即ち、３ビットの乗数は入力端子２を制
御回路10に供給されている。係数が“0"である乗算器
３、係数が“1"である乗算器４、係数が“2"である乗算
器５、係数が“−1"である乗算器６、および係数が“−
2"である乗算器７の入力は全て共通に被乗数入力端子１
に接続され、これら乗算器３ないし７の出力は選択回路
11に入力されている。制御回路10の出力を選択回路11の
制御入力に接続され、これに応じて選択回路11は一つの
入力を選択し出力端子14に出力している。
第３図に於いて３ビットの乗数の組合わせを（A2,A1,
A0）とした時、（A2,A1,A0）の組合わせに対する被乗数
入力“X"と部分積出力“Y"の関係を第４図に示す。第４
図に於いて（A2,A1,A0）の組合わせが（000）及び（11
1）のとき出力は“0"、（001）及び（010）のとき出力
は“X"、（011）のとき出力は“2X"、（100）のとき出
力は“−2X"、（101）及び（110）のとき出力は“−X"
となる。今、ｎビットの乗数Ａが２の補数表示形式の時
Ａは（１）式で表現できる。
A0）とした時、（A2,A1,A0）の組合わせに対する被乗数
入力“X"と部分積出力“Y"の関係を第４図に示す。第４
図に於いて（A2,A1,A0）の組合わせが（000）及び（11
1）のとき出力は“0"、（001）及び（010）のとき出力
は“X"、（011）のとき出力は“2X"、（100）のとき出
力は“−2X"、（101）及び（110）のとき出力は“−X"
となる。今、ｎビットの乗数Ａが２の補数表示形式の時
Ａは（１）式で表現できる。
（１）式に於いてanは符号ビット、an-1〜a1は数値を示
す。ｎを偶数とし、a0＝０とすると（１）式は 従って乗算Ｙ＝Ａ・Ｘは（３）式で表現される。
す。ｎを偶数とし、a0＝０とすると（１）式は 従って乗算Ｙ＝Ａ・Ｘは（３）式で表現される。
ここで（a2i＋a2i+1−２・a2i+2）・Ｘが部分積であり の部分積が得られる。（a2i＋a2i+1−２・a2i+2）は相
続く３ビット（a2i,a2i+1,a2i+2）の値に応じ0,±1,±
２の値を取る。
続く３ビット（a2i,a2i+1,a2i+2）の値に応じ0,±1,±
２の値を取る。
第３図の部分積生成回路は（３）式の（a2i＋a2i+1−２
・a2i+2）・Ｘを実現している。Ｙ＝Ａ・Ｘを実行する
にはＡのビット数＝ｎの時、第３図の部分積生成回路が 必要となる。乗算器の動作速度は加算器 の伝搬速度で決まる。２進数の乗算で2XはＸを上位側ビ
ット方向へ１ビットシフトで実現でき、−ＸはＸを反転
させて最下位ビットに１を加える事で実現でき、−2Xは
−Ｘを上位側ビット方向へ１ビットシフトする事で実現
できる。従って、第３図の乗算器３〜７はシフト回路，
反転回路と加算器で実現できる。
・a2i+2）・Ｘを実現している。Ｙ＝Ａ・Ｘを実行する
にはＡのビット数＝ｎの時、第３図の部分積生成回路が 必要となる。乗算器の動作速度は加算器 の伝搬速度で決まる。２進数の乗算で2XはＸを上位側ビ
ット方向へ１ビットシフトで実現でき、−ＸはＸを反転
させて最下位ビットに１を加える事で実現でき、−2Xは
−Ｘを上位側ビット方向へ１ビットシフトする事で実現
できる。従って、第３図の乗算器３〜７はシフト回路，
反転回路と加算器で実現できる。
上述した従来の部分積生成回路では乗数２ビット分の部
分積を作成するため、乗算器に応用した場合、乗数ｎビ
ットの時 の部分積が必要でありｎが大きくなると動作速度が遅く
なるという欠点がある。
分積を作成するため、乗算器に応用した場合、乗数ｎビ
ットの時 の部分積が必要でありｎが大きくなると動作速度が遅く
なるという欠点がある。
本発明の部分積生成回路は、係数がそれぞれ“0",“4",
“8",“0",“1",“−2",“−1"の乗率を有する７個の乗
算器と、２個の選択回路と、選択回路の制御信号を発生
する制御回路と、加算器とを有している。
“8",“0",“1",“−2",“−1"の乗率を有する７個の乗
算器と、２個の選択回路と、選択回路の制御信号を発生
する制御回路と、加算器とを有している。
第１図は本発明の一実施例を示す回路図である。図中、
１は被乗数入力端子、２は３ビットの乗数入力端子、３
〜９は被乗数入力を乗算する乗算器で乗数はそれぞれ0,
4,8,0,1,−2,−１となっている。10は制御回路で選択回
路11,12の制御を行ない、選択回路11,12はそれぞれ乗算
器３〜５及び６〜９の出力を切り替える。13は加算器で
選択回路11と12の出力の加算を行ない、14は出力端子で
加算器13での加算結果を出力する。
１は被乗数入力端子、２は３ビットの乗数入力端子、３
〜９は被乗数入力を乗算する乗算器で乗数はそれぞれ0,
4,8,0,1,−2,−１となっている。10は制御回路で選択回
路11,12の制御を行ない、選択回路11,12はそれぞれ乗算
器３〜５及び６〜９の出力を切り替える。13は加算器で
選択回路11と12の出力の加算を行ない、14は出力端子で
加算器13での加算結果を出力する。
第１図に於いて、３ビットの乗数入力端子２の組合わせ
を（A2,A1,A0）とした時、（A2,A1,A0）の組合わせに対
する被乗数入力“X"と選択回路11及び12の出力と部分積
出力“Y"との関係を第５図に示す。選択回路11は（A
2A1）の組合わせが（00）の時0,（01）及び（10）の時4
X,（11）の時8Xを出力し、選択回路12は（A1A0）の組合
わせが（00）の時0,（01）の時X,（10）の時−2X,（1
1）の時−Ｘを出力する。以上の様な組合わせを用いる
事により、加算器13の出力には、（A2A1A0）の２進コー
ドを係数とする部分積が得られる。第１図の実施例では
浮動小数点表示等に使用される（符号ビット）＋（絶対
値）形式での乗数を入力する。第１図の実施例では第３
図の従来例に比べ加算器と選択回路が増えているが、乗
算器に本実施例を適用した場合、乗数ビット数ｎに対
し、部分積の数が 加算器の段数が となり、ｎが８以上の場合、従来例の加算段数 より少なくなるため、高速動作が可能となる。
を（A2,A1,A0）とした時、（A2,A1,A0）の組合わせに対
する被乗数入力“X"と選択回路11及び12の出力と部分積
出力“Y"との関係を第５図に示す。選択回路11は（A
2A1）の組合わせが（00）の時0,（01）及び（10）の時4
X,（11）の時8Xを出力し、選択回路12は（A1A0）の組合
わせが（00）の時0,（01）の時X,（10）の時−2X,（1
1）の時−Ｘを出力する。以上の様な組合わせを用いる
事により、加算器13の出力には、（A2A1A0）の２進コー
ドを係数とする部分積が得られる。第１図の実施例では
浮動小数点表示等に使用される（符号ビット）＋（絶対
値）形式での乗数を入力する。第１図の実施例では第３
図の従来例に比べ加算器と選択回路が増えているが、乗
算器に本実施例を適用した場合、乗数ビット数ｎに対
し、部分積の数が 加算器の段数が となり、ｎが８以上の場合、従来例の加算段数 より少なくなるため、高速動作が可能となる。
第２図は本発明の他の実施例の回路図である。第２図に
於いて、被乗数入力Ｘは、２ビットシフト及び３ビット
シフトにより4X又は8Xの乗算が実行される。乗算器15は
−Ｘを作成し、更に１ビットシフトにより−2Xが実行さ
れる。選択回路11及び12の“0"入力は第１図に於ける係
数の“0"の乗算器3,6に対応する。選択回路11及び12の
制御は第１図の実施例と同様に制御される。乗算器15は
加算器１ケと反転回路で実現できるため、第２図の実施
例は、２個の選択回路，制御回路と２個の加算器で実現
できるため、第１図の実施例に比べ回路規模が小さくな
る利点がある。
於いて、被乗数入力Ｘは、２ビットシフト及び３ビット
シフトにより4X又は8Xの乗算が実行される。乗算器15は
−Ｘを作成し、更に１ビットシフトにより−2Xが実行さ
れる。選択回路11及び12の“0"入力は第１図に於ける係
数の“0"の乗算器3,6に対応する。選択回路11及び12の
制御は第１図の実施例と同様に制御される。乗算器15は
加算器１ケと反転回路で実現できるため、第２図の実施
例は、２個の選択回路，制御回路と２個の加算器で実現
できるため、第１図の実施例に比べ回路規模が小さくな
る利点がある。
以上説明したように本発明は、乗数３ビットの部分積を
生成するため、乗算器に応用した場合、部分積の数が減
り高速動作が可能になるという効果がある。
生成するため、乗算器に応用した場合、部分積の数が減
り高速動作が可能になるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例の回路図、第３図は従来例による回路
図、第４図は従来例による乗数と部分積出力の関係図、
第５図は本発明による乗数と選択回路出力と部分積出力
の関係図を示す。 １……被乗数入力端子、２……乗数入力端子、３〜9,15
……乗算器、10……制御回路、11,12……選択回路、13
……加算器、14……出力端子。
明の他の実施例の回路図、第３図は従来例による回路
図、第４図は従来例による乗数と部分積出力の関係図、
第５図は本発明による乗数と選択回路出力と部分積出力
の関係図を示す。 １……被乗数入力端子、２……乗数入力端子、３〜9,15
……乗算器、10……制御回路、11,12……選択回路、13
……加算器、14……出力端子。
Claims (1)
- 【請求項１】第１の入力部に供給される被乗数データに
対し、相互に異なる第１、第２及び第３の係数をそれぞ
れ乗じた第１、第２及び第３のデータを発生する第１の
乗数部と、 前記被乗数データに対し、前記第１の係数並びに、相互
に異なる第４、第５及び第６の係数であって前記第１、
第２及び第３の係数の何れとも異なる第４、第５及び第
６の係数を、それぞれ乗じた第４、第５、第６及び第７
のデータを発生する第２の乗数部と、 前記第１の乗数部からのデータを受けて第１の制御信号
に応じてその内の一つを選択的に出力する第１の選択回
路と、 前記第２の乗数部からのデータを受けて第２の制御信号
に応じてその内の一つを選択的に出力する第２の選択回
路と、 第２の入力部に供給される乗数データの第１、第２及び
第３のビットの内、第１及び第２のビットに応じ第３の
ビットに係わらず前記第１の制御信号を発生し、かつ第
２及び第３のビットに応じ第１のビットに係わらず前記
第２の制御信号を発生する制御回路と、 前記制御回路からの第１及び第２の制御信号に応じて前
記第１及び第２の選択回路からそれぞれ出力されたデー
タを加算する加算部を有することを特徴とする部分積生
成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201223A JPH0786824B2 (ja) | 1988-08-12 | 1988-08-12 | 部分積生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201223A JPH0786824B2 (ja) | 1988-08-12 | 1988-08-12 | 部分積生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250723A JPH0250723A (ja) | 1990-02-20 |
| JPH0786824B2 true JPH0786824B2 (ja) | 1995-09-20 |
Family
ID=16437377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201223A Expired - Lifetime JPH0786824B2 (ja) | 1988-08-12 | 1988-08-12 | 部分積生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786824B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449419A (ja) * | 1990-06-19 | 1992-02-18 | Sony Corp | 係数乗算回路 |
| US5128890A (en) * | 1991-05-06 | 1992-07-07 | Motorola, Inc. | Apparatus for performing multiplications with reduced power and a method therefor |
-
1988
- 1988-08-12 JP JP63201223A patent/JPH0786824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250723A (ja) | 1990-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6132437Y2 (ja) | ||
| JPH1195981A (ja) | 乗算回路 | |
| US4611305A (en) | Digital signal processing circuit | |
| KR100302093B1 (ko) | 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 | |
| US5134579A (en) | Digital adder circuit | |
| CA1219955A (en) | Digital multiplying circuit | |
| US5177703A (en) | Division circuit using higher radices | |
| JP3556950B2 (ja) | 高速算術演算装置のけた上げ先見加算器段の数を減少させる構造及び方法 | |
| JPH07234778A (ja) | 演算回路 | |
| US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
| JPH0786824B2 (ja) | 部分積生成回路 | |
| JPH0234054B2 (ja) | ||
| US5781462A (en) | Multiplier circuitry with improved storage and transfer of booth control coefficients | |
| JP2606326B2 (ja) | 乗算器 | |
| KR0147942B1 (ko) | 승산기에서의 부스 레코딩회로 | |
| JP3515170B2 (ja) | 実数または複素数用の乗算器 | |
| JP3071607B2 (ja) | 乗算回路 | |
| JPS6116110B2 (ja) | ||
| JPS5841532B2 (ja) | セキワケイサンカイロ | |
| JP2606339B2 (ja) | 乗算器 | |
| US6003055A (en) | Digital filter interpolation circuit | |
| KR0153759B1 (ko) | 고속 승산-누산회로 | |
| JP2864598B2 (ja) | ディジタル演算回路 | |
| JP3130797B2 (ja) | 積和演算処理方法およびその装置 | |
| JP3644194B2 (ja) | 内挿点演算回路 |