JPH0250723A - 部分積生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル乗算器の部分積を生成する部分積生
成回路に関し、特に３ビツトの乗数に対する部分積を生
成する回路に関する。

〔従来の技術〕

従来、この種の部分積生成回路は第３図に示す回路構成
となっていた。即ち、３ビツトの乗数は入力端子２を制
御回路１０に供給されている。係数が“０″である乗算
器３、係数が“１”である乗算器４、係数が“２”であ
る乗算器５、係数が−１”である乗算器６、および係数
が“−２”である乗算器７の入力は全て共通に被乗数入
力端子１に接続され、これら乗算器３ないし７の出力は
選択回路１１に入力されている。制御回路ｌＯの出力を
選択回路１１の制御入力に接続され、これに応じて選択
回路１１は一つの入力を選択し出力端子１４に出力して
いる。

第３図に於いて３ビツトの乗数の組合わせを（Ａｘ、　
ＡＩ、　Ａｏ）とした時、（Ａ　２　、　Ａ　Ｉ、Ａ　
ｏ）の組合わせに対する被乗数入力“Ｘ”と部分積出力
“Ｙ”の関係を第４図に示す。第４図に於いて（Ａｘ、
　Ａｔｅ　Ａｏ）の組み合わせが（０００）及び（１１
１）のとき出力は“０”、（００１）及び（０１０）の
とき出力は“Ｘ”、（０１１）のとき出力は“２Ｘ”、
（１００）のとき出力は“−２Ｘ”（１０１）及び（１
１０）のとき出力は“−Ｘ”となる。今、ｎビットの乗
数Ａが２の補数表示形式の時Ａは（１）式で表現できる
。

（１）式に於いてａ、は符号ピッ）、ａ、、、〜ａ１は
数値を示す。ｎを偶数とし、ａ０＝０とすると（１）式
％式％ 従って乗算Ｙ＝Ａ−Ｘは（３）式で表現される。

Ｙ”　Ｅ　　（＆ｔ＋＋ａｚ＋＋ｔ　　２　・ａｔｔ＋
ｚ）　Ｘ’　２”・・・・・・（３） ここで（ａＨ＋　ＥＬ　２Ｉ＋１　２　”　ａ　Ｈ＋２
）　　”　Ｘが部分積であ升−個の部分積が得られる。

（ａ□十ａＨ＋１２　”　１Ｌ２１＋２）は相続く３ビ
ツト　（１Ｌ２１１　６２１＋Ｌ＊ａ　２＋＋２）の値
に応じＯｌ・±１．±２の値を取る。

第３図の部分積生成回路は（３）式の（ａ□十ａＨ＋１
−２・ａ１１＋２）・Ｘを実現している。Ｙ＝Ａ−Ｘを
実行するにはＡのビット数＝ｎの時、第３図の２進数の
乗算で２ＸはＸを上位側ビット方向へ１ビツトシフトで
実現でき、−ｘはＸを反転させて最下位ビットに１を加
える事で実現でき、−２Ｘは−Ｘを上位側ビット方向へ
１ビツトシフトする事で実現できる。従って、第３図の
乗算器３〜７はシフト回路２及転回路と加算器で実現で
きる。

〔発明が解決しようとする課題〕

上述した従来の部分積生成回路では乗数２ビット分の部
分積を作成するため、乗算器に応用した場合、乗数ｎビ
ットの時−個の部分積が必要でありｎが大きくなると動
作速度が遅くなるという欠点がある。″ 〔課題を解決するための手段〕 本発明の部分積生成回路は、係数がそれぞれ“０”４”
８”０”　“１”−２” −１”の乗率を有する７個の乗算器と、２個の選択回路
と、選択回路の制御信号を発生する制御回路と、加算器
とを有している。

〔実施例〕

第１図は本発明の一実施例を示す回路図である。

図中、１は被乗数入力端子、２は３ビ゛ツトの乗数入力
端子、３〜９は被乗数入力を乗算する乗算器で乗数はそ
れぞれ０，４，８，０，１．−２．−１となっている。

ｌＯは制御回路で選択回路１１．１２の制御を行ない、
選択回路１１．１２はそれぞれ乗算器３〜５及び６〜９
の出力を切り替える。

１３は加算器で選択回路１１と１２の出力の加算を行な
い、１４は出力端子で加算器１３での加算結果を出力す
る。

第１図に於いて、３ビツトの乗数入力端子２０組合わせ
を（Ａ　！　、　Ａ　ｒ　、　Ａ　ｏ　）とした時、（
Ａ２゜Ａ　Ｉ、　Ａ　ｏ）の組合わせに対する被乗数入
力“Ｘ”と選択回路１１及び１２の出力と部分積出力“
Ｙ”との関係を第５図に示す。選択回路１１は（Ａ２Ａ
＋）の組合わせが（００）の時０．（０１）及び（１０
）の時４Ｘ、（１１）の時８Ｘを出力し、選択回路１２
は（ＡＩＡＯ）の組合わせが（００）の時０．（０１）
の時Ｘ、（１０）の時−２Ｘ、　（１１）の時−Ｘを出
力する。以上の様な組合わせを用いる事により、加算器
１３の出力には、（Ａ２Ａ　１Ａｏ）の２進コードを係
数とする部分積が得られる。第１図の実施例では浮動小
数点表示等に使用される（符号ビット）＋（絶対値）形
式での乗数を入力する。第１図の実施例では第３図の従
来例に比べ加算器と選択回路が増えているが、乗算器に
本実施例を適用した場合、乗数ビット数ｎに対し、部部
分積を生成するため、乗算器に応用した場合、部分積の
数が減り高速動作が可能になるという効果がある。

より少なくなるため、高速動作が可能となる。

第２図は本発明の他の実施例の回路図である。

第２図に於いて、被乗数人力Ｘは、２ビツトシフト及び
３ビツトシフトにより４Ｘ又は８Ｘの乗算が実行される
。乗算器１５は−Ｘを作成し、更に１ビツトシフトによ
り一２Ｘが実行される。選択回路１１及び１２の“０”
入力は第１図に於ける係数の“０”の乗算器３，６に対
応する。選択回路１１及び１２の制御は第１図の実施例
と同様に制御される。乗算器１５は加算器１ケと反転回
路で実現できるため、第２図の実施例は、２個の選択回
路、制御回路と２個の加算器で実現できるため、第１図
の実施例に比べ回路規模が小さくなる利点がある。

〔発明の効果〕

以上説明したように本発明は、乗数３ビツトの

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例の回路図、第３図は従来例による回路図
、第４図は従来例による乗数と部分積出力の関係図、第
５図は本発明による乗数と選択回路出力と部分積出力の
関係図を示す。 １・・・・・・被乗数入力端子、２・・・・・・乗数入
力端子、３〜９，１５・・・・・・乗算器、１０・・・
・・・制御回路、１１．１２・・・・・・選択回路、１
３・・・・・・加算器、１４・・・・・・出力端子。 代理人　弁理士　　内　原　　　晋 、箭１国 ｌり 第７図 万３図

Claims (1)

【特許請求の範囲】
1. 被乗数入力に対して係数が“０”である第１の乗算出力
   、係数が“４”である第２の乗算出力、係数が“８”で
   ある第３の乗算出力、係数が“０”である第４の乗算出
   力、係数が“１”である第５の乗算出力、係数が“−２
   ”である第６の乗算出力、および係数が“−１”である
   第７の乗算出力を発生する手段と、乗数データに応答し
   て前記第１、第２および第３の乗算出力の中から一つの
   乗算出力を選択する手段と、前記乗数データに応答して
   前記第４、第５および第６の乗算出力の中から一つの乗
   算出力を選択する手段と、選択された二つの乗算出力を
   加算する手段とを備えることを特徴とする部分積生成回
   路。