JPH07134646A - 実数または複素数用の乗算器 - Google Patents
実数または複素数用の乗算器Info
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- JPH07134646A JPH07134646A JP6108786A JP10878694A JPH07134646A JP H07134646 A JPH07134646 A JP H07134646A JP 6108786 A JP6108786 A JP 6108786A JP 10878694 A JP10878694 A JP 10878694A JP H07134646 A JPH07134646 A JP H07134646A
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【目的】 本発明は、実数および複素数の両者の乗算を
高い計算速度で行うことのできる乗算器を提供すること
を目的とする。 【構成】 供給される２つの２ｍデジット数Ｚ1,Ｚ2 か
ら乗算器mpにより部分積を形成し、Ｚ1,Ｚ2 はそれぞれ
ｍデジットの第１と第２および第３と第４のｍデジット
の領域に分割され、第２と第４、第１と第３、第２と第
３、第１と第４の領域の部分積はそれぞれ第１、第２、
第３、第４のサブフィールドＳ1,Ｓ2,Ｓ3,Ｓ4 を形成
し、制御装置stは、選択的に実数乗算から複素数乗算に
乗算器を切換え、基本的な重みを各サブフィールドに割
当て、実数乗算では加算器adで個々の部分積の結果的な
重みに応じて位置的に正確な方法で第１、第２、第３、
第４のサブフィールドＳ1,Ｓ2,Ｓ3,Ｓ4 の部分積の加算
を行い、複素数乗算では減算および加算を行うことを特
徴とする。
高い計算速度で行うことのできる乗算器を提供すること
を目的とする。 【構成】 供給される２つの２ｍデジット数Ｚ1,Ｚ2 か
ら乗算器mpにより部分積を形成し、Ｚ1,Ｚ2 はそれぞれ
ｍデジットの第１と第２および第３と第４のｍデジット
の領域に分割され、第２と第４、第１と第３、第２と第
３、第１と第４の領域の部分積はそれぞれ第１、第２、
第３、第４のサブフィールドＳ1,Ｓ2,Ｓ3,Ｓ4 を形成
し、制御装置stは、選択的に実数乗算から複素数乗算に
乗算器を切換え、基本的な重みを各サブフィールドに割
当て、実数乗算では加算器adで個々の部分積の結果的な
重みに応じて位置的に正確な方法で第１、第２、第３、
第４のサブフィールドＳ1,Ｓ2,Ｓ3,Ｓ4 の部分積の加算
を行い、複素数乗算では減算および加算を行うことを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は第１、第２のデ−タ入力
を通って乗算器に供給される第１の２ｍデジット数と第
２の２ｍデジット数から部分積を形成するための乗算装
置を具備する実数または複素数用の乗算器に関し、その
積は４ｍデジットデ−タ出力で第３の数として提供さ
れ、ここでｍは１以上の整数である。
を通って乗算器に供給される第１の２ｍデジット数と第
２の２ｍデジット数から部分積を形成するための乗算装
置を具備する実数または複素数用の乗算器に関し、その
積は４ｍデジットデ−タ出力で第３の数として提供さ
れ、ここでｍは１以上の整数である。
【０００２】
【従来の技術】このような乗算器、特にモノリシックな
集積信号プロセッサの一部分を形成する乗算器は例えば
周波数変調信号または位相変調信号を復調するためのデ
ジタル的に処理するオージオおよびビデオ信号に使用さ
れ、これは直角変調形態であってもよい。通常の標準的
な乗算器は通常非常にフレキシブルで、動作プログラム
により多くの問題に適合される。しかしながら直接的な
信号処理では処理される信号周波数が計算速度よりもは
るかに低速である場合にのみ有用であり、計算速度は動
作プログラムのサイクル時間により制限され、必要な正
確性は乗算器のビット数により決定される。よく知られ
ているように加速度は並列処理により達成される。多デ
ジット数の場合、個々の部分積の行の並列計算と個々の
部分積の並列加算の並列計算が適切である。単一のサン
プリングクロック期間中の全てのデ−タ行の並列処理は
“パイプライン処理”とも呼ばれる。
集積信号プロセッサの一部分を形成する乗算器は例えば
周波数変調信号または位相変調信号を復調するためのデ
ジタル的に処理するオージオおよびビデオ信号に使用さ
れ、これは直角変調形態であってもよい。通常の標準的
な乗算器は通常非常にフレキシブルで、動作プログラム
により多くの問題に適合される。しかしながら直接的な
信号処理では処理される信号周波数が計算速度よりもは
るかに低速である場合にのみ有用であり、計算速度は動
作プログラムのサイクル時間により制限され、必要な正
確性は乗算器のビット数により決定される。よく知られ
ているように加速度は並列処理により達成される。多デ
ジット数の場合、個々の部分積の行の並列計算と個々の
部分積の並列加算の並列計算が適切である。単一のサン
プリングクロック期間中の全てのデ−タ行の並列処理は
“パイプライン処理”とも呼ばれる。
【０００３】さらに速度の増加は並列処理が１より多く
のデ−タ行に関連しているならば可能であり、これはア
レイ乗算器により達成される。限定される場合、全ての
部分積が計算され、全ての加算が１つのクロック期間中
に行われる。標準的な並列の乗算器の例は文献（“Comp
uter Arithmetic ”と“Principles Architecture and
Design”ニューヨーク、1979年、または“Introduction
to Arithmetic for Digital Systems Designers”ニュ
ーヨーク、1982年）で詳細に説明されている。
のデ−タ行に関連しているならば可能であり、これはア
レイ乗算器により達成される。限定される場合、全ての
部分積が計算され、全ての加算が１つのクロック期間中
に行われる。標準的な並列の乗算器の例は文献（“Comp
uter Arithmetic ”と“Principles Architecture and
Design”ニューヨーク、1979年、または“Introduction
to Arithmetic for Digital Systems Designers”ニュ
ーヨーク、1982年）で詳細に説明されている。
【０００４】
【発明が解決しようとする課題】パイプライン処理また
はアレイ技術で必要とされる回路と配線の量は非常に莫
大なので並列乗算器は、ＡＬＵ（＝計算および論理装
置）を介して通常直列的に乗算を行う通常の標準乗算器
と異なって用途が固定され、異なった動作モードをほと
んど許容しないことが明白である。モノリシックな集積
回路ではより多くの柔軟性に必要な電子スイッチまたは
中間段階は乗算器により要求される面積の量を増加し、
長い信号伝播遅延と大きな負荷のために達成可能な計算
速度が低下する。
はアレイ技術で必要とされる回路と配線の量は非常に莫
大なので並列乗算器は、ＡＬＵ（＝計算および論理装
置）を介して通常直列的に乗算を行う通常の標準乗算器
と異なって用途が固定され、異なった動作モードをほと
んど許容しないことが明白である。モノリシックな集積
回路ではより多くの柔軟性に必要な電子スイッチまたは
中間段階は乗算器により要求される面積の量を増加し、
長い信号伝播遅延と大きな負荷のために達成可能な計算
速度が低下する。
【０００５】ある種の信号プロセッサ、特にオージオ信
号領域用の信号プロセッサでは乗算器は乗算の第１のモ
ードに必要であり、この乗算は要求される正確性のため
に高いデジット数を有し、例えば２つの20デジットの二
進数の乗算は40デジットの二進数を形成する。しかしな
がらこのような乗算器はまた乗算の第２のモード、特に
チャンネル復調に適切であり、ここでは２つの複素数は
乗算されなければならず、各実数部と虚数部はそれぞれ
10デジットの二進数からなる。したがって、複素数は実
数部と虚数部の両方で20二進デジットを有する。後述す
るように“二進デジット”の代りに略語“デジット”が
ほとんど使用される。２つの複素数の乗算は算術的動作
を生じる。それは例えば複素数ベクトルの回転またはＦ
ＦＴ（＝高速度フーリエ変換）のような標準ルーチンで
生じる。
号領域用の信号プロセッサでは乗算器は乗算の第１のモ
ードに必要であり、この乗算は要求される正確性のため
に高いデジット数を有し、例えば２つの20デジットの二
進数の乗算は40デジットの二進数を形成する。しかしな
がらこのような乗算器はまた乗算の第２のモード、特に
チャンネル復調に適切であり、ここでは２つの複素数は
乗算されなければならず、各実数部と虚数部はそれぞれ
10デジットの二進数からなる。したがって、複素数は実
数部と虚数部の両方で20二進デジットを有する。後述す
るように“二進デジット”の代りに略語“デジット”が
ほとんど使用される。２つの複素数の乗算は算術的動作
を生じる。それは例えば複素数ベクトルの回転またはＦ
ＦＴ（＝高速度フーリエ変換）のような標準ルーチンで
生じる。
【０００６】それ故、本発明の目的は、実数および複素
数の両者の容易な乗算を許容し高い計算速度を有する乗
算器を提供することである。
数の両者の容易な乗算を許容し高い計算速度を有する乗
算器を提供することである。
【０００７】
【課題を解決するための手段】本発明は、実数および複
素数乗算に対して同じ部分積が形成されなくてはなら
ず、差は重みと個々の部分積の加算でのみ生じるとの認
識に基づいている。重みは算術的シフトにより変化され
ることができる。二進数の場合、シフト数ｎは２のｎ乗
による乗算または割算に対応する。本発明によると入力
デ−タは２つのデジット領域に分割され、４つの分離し
たグル−プの乗算は個々のデジット領域で形成される。
これらの４つの各グル−プの部分積はここでは“基本的
重み”と呼ばれる所定の重みを割当てられる。基本的重
みはこのグル−プの全ての部分積の共通のグル−プシフ
トに対応する。グル−プ内では個々の部分積の重みは２
つのデジット領域の乗算から直接導かれ、残される。こ
れは二進数だけでなくいかなる数のシステムにも適用さ
れる。
素数乗算に対して同じ部分積が形成されなくてはなら
ず、差は重みと個々の部分積の加算でのみ生じるとの認
識に基づいている。重みは算術的シフトにより変化され
ることができる。二進数の場合、シフト数ｎは２のｎ乗
による乗算または割算に対応する。本発明によると入力
デ−タは２つのデジット領域に分割され、４つの分離し
たグル−プの乗算は個々のデジット領域で形成される。
これらの４つの各グル−プの部分積はここでは“基本的
重み”と呼ばれる所定の重みを割当てられる。基本的重
みはこのグル−プの全ての部分積の共通のグル−プシフ
トに対応する。グル−プ内では個々の部分積の重みは２
つのデジット領域の乗算から直接導かれ、残される。こ
れは二進数だけでなくいかなる数のシステムにも適用さ
れる。
【０００８】後述するように“部分積”は乗算器の単一
のデジット（例えば二進デジット）を乗算することによ
り得られる結果を意味する。部分積は従って積の形成で
最小の乗算単位である。部分積の行はそれぞれ乗数また
は被乗数の全てのデジットによる被乗数または乗数の単
一のデジットを乗算することにより得られる全ての部分
積を含む。部分積の行は部分積のフィールドを形成す
る。部分積のフィールドは個々の部分積のグル−プに分
割されることができる。
のデジット（例えば二進デジット）を乗算することによ
り得られる結果を意味する。部分積は従って積の形成で
最小の乗算単位である。部分積の行はそれぞれ乗数また
は被乗数の全てのデジットによる被乗数または乗数の単
一のデジットを乗算することにより得られる全ての部分
積を含む。部分積の行は部分積のフィールドを形成す
る。部分積のフィールドは個々の部分積のグル−プに分
割されることができる。
【０００９】ほとんど使用される二進数により、各デジ
ット領域の個々の重みは最低の重み２0 で開始する。20
デジットの二進数ａを仮定すると、２つの各デジット領
域ａ０とａ１の個々の重みは２0 〜２9 まで延在する。
同様に第２の20デジット二進数ｂは２つのデジット領域
ｂ０とｂ１に分割される。ａ０とｂ０とはそれぞれ第１
および第２の二進数ａとｂの低値デジット領域を意味す
る。個々の部分積に対する結果的な重みは個々の重みお
よび関連する基本的重みの積により与えられる。
ット領域の個々の重みは最低の重み２0 で開始する。20
デジットの二進数ａを仮定すると、２つの各デジット領
域ａ０とａ１の個々の重みは２0 〜２9 まで延在する。
同様に第２の20デジット二進数ｂは２つのデジット領域
ｂ０とｂ１に分割される。ａ０とｂ０とはそれぞれ第１
および第２の二進数ａとｂの低値デジット領域を意味す
る。個々の部分積に対する結果的な重みは個々の重みお
よび関連する基本的重みの積により与えられる。
【００１０】前述の限定されたデジット領域で実数乗算
ａ・ｂは以下のように表され、各部分積グル−プの基本
的なシフトは重み係数２0 、２10、２20によりそれぞれ
限定される。
ａ・ｂは以下のように表され、各部分積グル−プの基本
的なシフトは重み係数２0 、２10、２20によりそれぞれ
限定される。
【００１１】 ａ・ｂ＝ ａ１・ｂ１・２20＋（ａ１・ｂ０＋ａ０・ｂ１）・２10＋ａ０・ｂ０・２0 複素数乗算では第１の複素数ａ１＋ｊａ０の実数はデジ
ット領域ａ１に割当てられ、虚数はデジット領域ａ０に
割当てられる。第２の複素数ｂ１＋ｊｂ０は同様の方法
で限定される。複素数乗算は従って以下のように表され
る。
ット領域ａ１に割当てられ、虚数はデジット領域ａ０に
割当てられる。第２の複素数ｂ１＋ｊｂ０は同様の方法
で限定される。複素数乗算は従って以下のように表され
る。
【００１２】 （ａ１＋ｊａ０）（ｂ１＋ｊｂ０）＝ （ａ１・ｂ１−ａ０・ｂ０）・２0 ＋ｊ（ａ１・ｂ１＋ａ０・ｂ１）・２0 ２つの乗算の比較により両者の場合において以下の４つ
の部分積グル−プが形成されることが示される。
の部分積グル−プが形成されることが示される。
【００１３】 ａ１・ｂ１，ａ０・ｂ０，ａ１・ｂ０，ａ０・ｂ１ ２つの乗算は個々の部分積グル−プの再配置によっての
み異なり、部分積グル−プａ０・ｂ０は減算されるか加
算前に無効にされる。再配置は重みの変化として、従っ
て各部分積グル−プの基本シフトとして考えられる。
み異なり、部分積グル−プａ０・ｂ０は減算されるか加
算前に無効にされる。再配置は重みの変化として、従っ
て各部分積グル−プの基本シフトとして考えられる。
【００１４】デジットの２つの領域への乗算される数の
分割は、関連する部分積が正確な個々の重みを割当てら
れることが確実になされるならば任意の方法で行われる
ことができる。説明を簡明にするために分割は全てのデ
ジットが重みの上昇する順序で配置されると仮定する。
多デジット数の二進デジットの位置と内容とを明白に区
別するため、ビット位置とビット値とは区別がされる。
分割は、関連する部分積が正確な個々の重みを割当てら
れることが確実になされるならば任意の方法で行われる
ことができる。説明を簡明にするために分割は全てのデ
ジットが重みの上昇する順序で配置されると仮定する。
多デジット数の二進デジットの位置と内容とを明白に区
別するため、ビット位置とビット値とは区別がされる。
【００１５】
【実施例】図１は第１の数Ｚ１×第２の数Ｚ２の乗算用
に形成された台形の部分積フィールドを概略的に示して
おり、それらは２ｍデジット数、通常は二進数である。
台形の部分積フィールドの勾配は個々の部分積の行が形
成される乗算シ−ケンスにより決定される。図１、２で
はこれは矢印を参照して第２の数Ｚ２の異なった方向に
より概略的に示されている。
に形成された台形の部分積フィールドを概略的に示して
おり、それらは２ｍデジット数、通常は二進数である。
台形の部分積フィールドの勾配は個々の部分積の行が形
成される乗算シ−ケンスにより決定される。図１、２で
はこれは矢印を参照して第２の数Ｚ２の異なった方向に
より概略的に示されている。
【００１６】第１、第２の数の２ｍデジットが２つのｍ
デジット領域に分割されるならば部分積フィールドの台
形配置は同一に維持されている。第１の数Ｚ１は重みの
上昇方向で第１のデジット領域Ｓ１と第２のデジット領
域Ｓ２とに分割され、第２の数Ｚ２は第３のデジット領
域Ｓ３と第４のデジット領域Ｓ４とに分離される。部分
積フィールドは従って台形のサブフィールドのように４
つの等しい大きさに分割される。第２および第４のデジ
ット領域Ｓ２、Ｓ４の部分積は第１のサブフィールドＴ
１を形成し、第１、第３のデジット領域Ｓ１、Ｓ３の部
分積は第２のサブフィールドＴ２を形成し、第２および
第３のデジット範囲の部分積は第３のサブフィールドＴ
３を形成し、第１、第４のデジット領域Ｓ１、Ｓ４の部
分積は第４のサブフィールドＴ４を形成する。
デジット領域に分割されるならば部分積フィールドの台
形配置は同一に維持されている。第１の数Ｚ１は重みの
上昇方向で第１のデジット領域Ｓ１と第２のデジット領
域Ｓ２とに分割され、第２の数Ｚ２は第３のデジット領
域Ｓ３と第４のデジット領域Ｓ４とに分離される。部分
積フィールドは従って台形のサブフィールドのように４
つの等しい大きさに分割される。第２および第４のデジ
ット領域Ｓ２、Ｓ４の部分積は第１のサブフィールドＴ
１を形成し、第１、第３のデジット領域Ｓ１、Ｓ３の部
分積は第２のサブフィールドＴ２を形成し、第２および
第３のデジット範囲の部分積は第３のサブフィールドＴ
３を形成し、第１、第４のデジット領域Ｓ１、Ｓ４の部
分積は第４のサブフィールドＴ４を形成する。
【００１７】乗算結果即ち第３の数Ｚ３の個々のデジッ
トは位置的に正確な方法で個々の部分積の加算により得
られる。図１、２の台形の表示ではこれらは互いに垂直
に位置している全体の部分積フィールドの部分積であ
る。個々のユニットとして考えられているサブフィール
ドから始まって各サブフィールドは二進数の場合、個々
の重み２0 で右寄せで始まっており個々の重み２2m-1で
左寄せに完了している。個々のサブフィールドが正確に
加算されるために、各サブフィールドは特定の基本重み
を割当てられ、この基本重みは各部分積の個々の重みと
共に結果的な重みｇを与える。全ての結果的な重みｇか
ら全体の台形部分積フィールドは再構成される。図１、
２ではサブフィールドＴ１は２0 から２2m-1の重みを有
する。このサブフィールドＴ２は第３の基本的重みｇ３
を割当てられ、これは値２0 を有する。サブフィールド
Ｔ３とＴ４は台形の部分積フィールドで重み２m 〜２
3m-1を有する。このサブフィールドＴ３とＴ４は値２m
で第２の基本的な重みｇ２を割当てられる。第１のサブ
フィールドＴ１は台形の部分積フィールドで重み２2mか
ら２4m-1を有し、値２2mで第１の基本重みｇ１を割当て
られる。
トは位置的に正確な方法で個々の部分積の加算により得
られる。図１、２の台形の表示ではこれらは互いに垂直
に位置している全体の部分積フィールドの部分積であ
る。個々のユニットとして考えられているサブフィール
ドから始まって各サブフィールドは二進数の場合、個々
の重み２0 で右寄せで始まっており個々の重み２2m-1で
左寄せに完了している。個々のサブフィールドが正確に
加算されるために、各サブフィールドは特定の基本重み
を割当てられ、この基本重みは各部分積の個々の重みと
共に結果的な重みｇを与える。全ての結果的な重みｇか
ら全体の台形部分積フィールドは再構成される。図１、
２ではサブフィールドＴ１は２0 から２2m-1の重みを有
する。このサブフィールドＴ２は第３の基本的重みｇ３
を割当てられ、これは値２0 を有する。サブフィールド
Ｔ３とＴ４は台形の部分積フィールドで重み２m 〜２
3m-1を有する。このサブフィールドＴ３とＴ４は値２m
で第２の基本的な重みｇ２を割当てられる。第１のサブ
フィールドＴ１は台形の部分積フィールドで重み２2mか
ら２4m-1を有し、値２2mで第１の基本重みｇ１を割当て
られる。
【００１８】全体の部分積フィールドとサブフィールド
の台形配置は例えばマトリクスメモリで実際的な実施例
に直接関連づけられる。部分積が任意のアドレスにより
アドレス可能なメモリに蓄積されることができるので部
分積の配列も虚数部のみである。
の台形配置は例えばマトリクスメモリで実際的な実施例
に直接関連づけられる。部分積が任意のアドレスにより
アドレス可能なメモリに蓄積されることができるので部
分積の配列も虚数部のみである。
【００１９】図３、４は再度４つのサブフィールドを有
する図１、２の台形の部分積フィールドを示している。
第１、第２の数Ｚ１、Ｚ２の代りに第１の複素数Ｋ１＝
Ｒ１＋ｊＩ１と第２の複素数Ｋ２＝Ｒ２＋ｊＩ２は形式
的に部分積フィールドに割当てられる。第１の虚数Ｉ１
は第１のデジット領域Ｓ１、第１の実数Ｒ１は第２のデ
ジット領域Ｓ２、第２の虚数Ｉ２は第３のデジット領域
Ｓ３、第２の実数Ｒ２は第４のデジット領域Ｓ４に割当
てられる。サブフィールドＴ１、Ｔ２は第３の複素数Ｋ
３＝Ｒ３＋ｊＩ３の実数成分Ｒ３を含み、サブフィール
ドＴ３、Ｔ４は複素数の虚数成分Ｉ３を含む。しかしな
がら前述の加算方式が容認されることができないので、
即ち例えば実数と虚数部成分が部分的に加算されるの
で、図１または図２の方式に応じて加算は複素数Ｋ３に
対して誤った結果を導く。複素数乗算はそれ故図５また
は図６の例により示されているようにサブフィールドの
再整列を必要とする。
する図１、２の台形の部分積フィールドを示している。
第１、第２の数Ｚ１、Ｚ２の代りに第１の複素数Ｋ１＝
Ｒ１＋ｊＩ１と第２の複素数Ｋ２＝Ｒ２＋ｊＩ２は形式
的に部分積フィールドに割当てられる。第１の虚数Ｉ１
は第１のデジット領域Ｓ１、第１の実数Ｒ１は第２のデ
ジット領域Ｓ２、第２の虚数Ｉ２は第３のデジット領域
Ｓ３、第２の実数Ｒ２は第４のデジット領域Ｓ４に割当
てられる。サブフィールドＴ１、Ｔ２は第３の複素数Ｋ
３＝Ｒ３＋ｊＩ３の実数成分Ｒ３を含み、サブフィール
ドＴ３、Ｔ４は複素数の虚数成分Ｉ３を含む。しかしな
がら前述の加算方式が容認されることができないので、
即ち例えば実数と虚数部成分が部分的に加算されるの
で、図１または図２の方式に応じて加算は複素数Ｋ３に
対して誤った結果を導く。複素数乗算はそれ故図５また
は図６の例により示されているようにサブフィールドの
再整列を必要とする。
【００２０】図５、６では全てのサブフィールドは第１
のサブフィールドＴ１を除いて再配列され、従って個々
の部分積の加算は厳密に実数部と虚数部にしたがって分
離される。図５、６で示されている再配列では、右手側
と左手側はまた交換可能であり、これは関連する基本重
みの変化を含む。図５、６では２つの左側のサブフィー
ルドＴ１、Ｔ２は値２2mで第４の基本重みｇ４を割当て
られる。２つの右側のサブフィールドＴ３、Ｔ４は値２
0 による第５の基本重みｇ５を割当てられる。第１のサ
ブフィールドＴ１から第２のサブフィールドＴ２を減算
することは第２のサブフィールドＴ２が前に無効にされ
るならば加算によって置換される。二進符号化された二
進数の場合、無効は通常、よく知られている２の補数構
造に対応する。
のサブフィールドＴ１を除いて再配列され、従って個々
の部分積の加算は厳密に実数部と虚数部にしたがって分
離される。図５、６で示されている再配列では、右手側
と左手側はまた交換可能であり、これは関連する基本重
みの変化を含む。図５、６では２つの左側のサブフィー
ルドＴ１、Ｔ２は値２2mで第４の基本重みｇ４を割当て
られる。２つの右側のサブフィールドＴ３、Ｔ４は値２
0 による第５の基本重みｇ５を割当てられる。第１のサ
ブフィールドＴ１から第２のサブフィールドＴ２を減算
することは第２のサブフィールドＴ２が前に無効にされ
るならば加算によって置換される。二進符号化された二
進数の場合、無効は通常、よく知られている２の補数構
造に対応する。
【００２１】実数または複素数の乗算のサブフィールド
の再配列は図７で示されているように方形の部分積フィ
ールドｓｐを許容し、これは第３の数Ｚ３または第３の
複素数Ｋ３の全てのデジットを決定するために必要とさ
れた全ての部分積を受ける。これは部分積行のＭＳＢと
ＬＳＢ領域の必要なデジット拡張またはデジットインク
レメントを含む。デジット拡張またはデジット補数の規
則は使用された数のシステムから生じる。方形の部分積
フィールドｓｐは水平方向の４ｍデジットと垂直方向の
２ｍ行を有する。部分積の行の数は適切な乗算アルゴリ
ズムにより減少されることができる。図９で表形態で示
されている変更されたブースのアルゴリズムは部分積の
数を半分に減少する。図７で与えられている行減少要素
ｋは従って２である。複雑性が高くなるほど達成できる
行減少要素も多くなる。
の再配列は図７で示されているように方形の部分積フィ
ールドｓｐを許容し、これは第３の数Ｚ３または第３の
複素数Ｋ３の全てのデジットを決定するために必要とさ
れた全ての部分積を受ける。これは部分積行のＭＳＢと
ＬＳＢ領域の必要なデジット拡張またはデジットインク
レメントを含む。デジット拡張またはデジット補数の規
則は使用された数のシステムから生じる。方形の部分積
フィールドｓｐは水平方向の４ｍデジットと垂直方向の
２ｍ行を有する。部分積の行の数は適切な乗算アルゴリ
ズムにより減少されることができる。図９で表形態で示
されている変更されたブースのアルゴリズムは部分積の
数を半分に減少する。図７で与えられている行減少要素
ｋは従って２である。複雑性が高くなるほど達成できる
行減少要素も多くなる。
【００２２】図８では実数と複素数の乗算との間で簡単
な方法で切換え可能な乗算器Ｍが本発明の１実施例とし
てブロック図で示されている。第１に２ｍデジットデ−
タ入力Ｄ１は第１の数Ｚ１または第１の複素数Ｋ１を供
給される。第１の入力段ｒ１は分離を行うか或いは入力
デ−タをバッファする役目をする。入力デ−タは第１の
入力段ｒ１によりデジットの２つの等しい大きさの領域
即ちｍデジットの第１のデジット領域Ｓ１とｎデジット
の第２のデジット領域Ｓ２に分離される。同様に第２の
数Ｚ２または第２の複素数Ｋ２用の第２のデ−タ入力Ｄ
１は第２の入力段ｒ２に接続され、これは入力デ−タの
２ｍデジットをｍデジットの第３、第４のデジット領域
Ｓ３、Ｓ４に分離する。
な方法で切換え可能な乗算器Ｍが本発明の１実施例とし
てブロック図で示されている。第１に２ｍデジットデ−
タ入力Ｄ１は第１の数Ｚ１または第１の複素数Ｋ１を供
給される。第１の入力段ｒ１は分離を行うか或いは入力
デ−タをバッファする役目をする。入力デ−タは第１の
入力段ｒ１によりデジットの２つの等しい大きさの領域
即ちｍデジットの第１のデジット領域Ｓ１とｎデジット
の第２のデジット領域Ｓ２に分離される。同様に第２の
数Ｚ２または第２の複素数Ｋ２用の第２のデ−タ入力Ｄ
１は第２の入力段ｒ２に接続され、これは入力デ−タの
２ｍデジットをｍデジットの第３、第４のデジット領域
Ｓ３、Ｓ４に分離する。
【００２３】４つのデジット領域Ｓ１〜Ｓ４の個々のデ
ジットは乗算装置ｍｐに供給され、これは個々のデジッ
トで部分積を形成する。これは並列形態で１行づつ行わ
れ、従って第１または第２のデ−タ入力Ｄ１、Ｄ２のデ
ジットを他のデ−タ入力のデジットを乗算することによ
り得られる全ての部分積が同時に形成される。限定され
た場合では乗算装置ｍｐは全ての部分積が同時に形成さ
れることができるように設計されている。
ジットは乗算装置ｍｐに供給され、これは個々のデジッ
トで部分積を形成する。これは並列形態で１行づつ行わ
れ、従って第１または第２のデ−タ入力Ｄ１、Ｄ２のデ
ジットを他のデ−タ入力のデジットを乗算することによ
り得られる全ての部分積が同時に形成される。限定され
た場合では乗算装置ｍｐは全ての部分積が同時に形成さ
れることができるように設計されている。
【００２４】乗算装置ｍｐはスイッチング出力ｕで実数
または複素数乗算用のスイッチング信号Ｒ、Ｋを提供す
る制御装置ｓｔに接続されている。制御装置ｓｔはまた
乗算装置で必要な基本重みｇｉを設定する。図１１の例
では各乗算器ｍｘは２つの固定した重みを割当てられ、
その選択はスイッチング信号Ｒ、Ｋにより付勢される。
永久的に割当てられた各重みは個々の重みと基本的な重
みｇｉからなる結果的な重みに対応する。
または複素数乗算用のスイッチング信号Ｒ、Ｋを提供す
る制御装置ｓｔに接続されている。制御装置ｓｔはまた
乗算装置で必要な基本重みｇｉを設定する。図１１の例
では各乗算器ｍｘは２つの固定した重みを割当てられ、
その選択はスイッチング信号Ｒ、Ｋにより付勢される。
永久的に割当てられた各重みは個々の重みと基本的な重
みｇｉからなる結果的な重みに対応する。
【００２５】乗算装置ｍｐにより形成される部分積は方
形の部分積フィールドｓｐを形成する。２つの８デジッ
ト二進数の部分積に対するこのような部分積フィールド
の配置の例は図１０で示されている。図１１の乗算器ｍ
ｘのマトリクスアレイは図８の方形部分積フィールドｓ
ｐに対応する。各乗算器ｍｘは出力で二進信号ｐ（Ｎ
ｚ，Ｎｓ）を提供し、この二進信号は方形の部分積フィ
ールドｓｐの単一の部分積に恒久的に割当てられる。こ
の割当ては実数または複素数乗算の期間中に変化しな
い。変化するのは入力端部での割当てである。
形の部分積フィールドｓｐを形成する。２つの８デジッ
ト二進数の部分積に対するこのような部分積フィールド
の配置の例は図１０で示されている。図１１の乗算器ｍ
ｘのマトリクスアレイは図８の方形部分積フィールドｓ
ｐに対応する。各乗算器ｍｘは出力で二進信号ｐ（Ｎ
ｚ，Ｎｓ）を提供し、この二進信号は方形の部分積フィ
ールドｓｐの単一の部分積に恒久的に割当てられる。こ
の割当ては実数または複素数乗算の期間中に変化しな
い。変化するのは入力端部での割当てである。
【００２６】方形部分積フィールドｓｐの全ての部分積
は加算装置ａｄに供給され、ここで同一の重みの部分積
は共に加算される。図１２は個々の部分積の並列加算を
許容する適切な加算ツリー構造Ｗを示している。複素数
乗算の場合、加算装置ａｄの半分に分割された２つの部
分の間にキャリ信号が送られないことを確実にするため
に段階が設けられる。加算装置ａｄには第３の数Ｚ３ま
たは第３の複素数Ｋ３が得られる４ｍデジットデ−タ出
力Ｄ３を供給する出力段ｒ３が接続されている。４ｍデ
ジット出力段ｒ３は２つの等しいデジットの大きさの領
域、即ちそれぞれ２ｍデジットの第５のデジット領域Ｓ
５と第６のデジット領域Ｓ６に分割される。サブフィー
ルドが図５または図６で示されているように分割されて
いる複素数乗算の場合、第５のデジット領域Ｓ５は第３
の虚数Ｉ３を提供し、第６のデジット領域Ｓ６は第３の
実数Ｒ３を提供する。加算装置ａｄの必要な切換えはス
イッチング信号Ｒ、Ｋにより影響される。
は加算装置ａｄに供給され、ここで同一の重みの部分積
は共に加算される。図１２は個々の部分積の並列加算を
許容する適切な加算ツリー構造Ｗを示している。複素数
乗算の場合、加算装置ａｄの半分に分割された２つの部
分の間にキャリ信号が送られないことを確実にするため
に段階が設けられる。加算装置ａｄには第３の数Ｚ３ま
たは第３の複素数Ｋ３が得られる４ｍデジットデ−タ出
力Ｄ３を供給する出力段ｒ３が接続されている。４ｍデ
ジット出力段ｒ３は２つの等しいデジットの大きさの領
域、即ちそれぞれ２ｍデジットの第５のデジット領域Ｓ
５と第６のデジット領域Ｓ６に分割される。サブフィー
ルドが図５または図６で示されているように分割されて
いる複素数乗算の場合、第５のデジット領域Ｓ５は第３
の虚数Ｉ３を提供し、第６のデジット領域Ｓ６は第３の
実数Ｒ３を提供する。加算装置ａｄの必要な切換えはス
イッチング信号Ｒ、Ｋにより影響される。
【００２７】図９は“変形されたブースのアルゴリズ
ム”としても知られている２つの多デジットの二進数を
乗算するための規則を表形態で示している。このアルゴ
リズムの詳細な説明は文献（“Introduction to Arithm
etic for Digital Systems Designer ”、132 〜135
頁）に記載されている。右側の図９のマトリクスのよう
な列Ｚ１では“１”は各部分積行を得るため行われる動
作を示している。“Ｘ”はＺ１が部分積行として直接取
られていることを意味しており、“２Ｘ”はＺ１が乗算
係数２に対応する算数シフトを有する部分積行として取
られることを意味しており、“Ｘｚ”はＺ１の２の補数
が部分積行として取られることを意味し、“２Ｘｚ”は
Ｚ１が係数２により乗算され、２の補数が形成されるこ
とを意味する。２の補数の構成もシフト機能前に行われ
る。結果は部分積行として取られる。
ム”としても知られている２つの多デジットの二進数を
乗算するための規則を表形態で示している。このアルゴ
リズムの詳細な説明は文献（“Introduction to Arithm
etic for Digital Systems Designer ”、132 〜135
頁）に記載されている。右側の図９のマトリクスのよう
な列Ｚ１では“１”は各部分積行を得るため行われる動
作を示している。“Ｘ”はＺ１が部分積行として直接取
られていることを意味しており、“２Ｘ”はＺ１が乗算
係数２に対応する算数シフトを有する部分積行として取
られることを意味しており、“Ｘｚ”はＺ１の２の補数
が部分積行として取られることを意味し、“２Ｘｚ”は
Ｚ１が係数２により乗算され、２の補数が形成されるこ
とを意味する。２の補数の構成もシフト機能前に行われ
る。結果は部分積行として取られる。
【００２８】右から第２番目の列の“加算”は再度右側
の列の動作を特定化し、全ての部分積行は加算される必
要のあることを示す。右から第３番目の列“ａｄ／ｓｕ
ｂ”は加算指示に加えて減算指示も個々の部分積行に許
容可能である場合に、略した形態で行われるべき動作を
示す。２の補数構造が排除されることができる。左側の
列“Ｚ２”はアルゴリズムのビット値に関して考慮され
るべき第２の数Ｚ２のデジットｙ0 からｙ2m-1を特定化
する。下付け“ｎ”と３つの値ｎ＋１、ｎ、ｎ−１は各
部分積行の第２の数Ｚ２にわたって位置される“窓”を
形成する。第１の部分積行の場合、ｎ＝１は数Ｚ２の第
１のデジットの重み２0 から導かれる。第２の部分積行
の場合はｎ＝２、第３の部分積行の場合はｎ＝４、第４
の部分積の場合はｎ＝６であり、このようにして最後の
部分積行の場合のｎ＝２ｍ−２まで続く。これは図１３
乃至２０の表を参照にした例により示されている。この
アルゴリズム（図９参照）によって部分積行の数が半分
にされるので、部分積フィールドｓｐの個々の部分積行
は１でなく２のビット位置だけ互いに関してシフトされ
る。
の列の動作を特定化し、全ての部分積行は加算される必
要のあることを示す。右から第３番目の列“ａｄ／ｓｕ
ｂ”は加算指示に加えて減算指示も個々の部分積行に許
容可能である場合に、略した形態で行われるべき動作を
示す。２の補数構造が排除されることができる。左側の
列“Ｚ２”はアルゴリズムのビット値に関して考慮され
るべき第２の数Ｚ２のデジットｙ0 からｙ2m-1を特定化
する。下付け“ｎ”と３つの値ｎ＋１、ｎ、ｎ−１は各
部分積行の第２の数Ｚ２にわたって位置される“窓”を
形成する。第１の部分積行の場合、ｎ＝１は数Ｚ２の第
１のデジットの重み２0 から導かれる。第２の部分積行
の場合はｎ＝２、第３の部分積行の場合はｎ＝４、第４
の部分積の場合はｎ＝６であり、このようにして最後の
部分積行の場合のｎ＝２ｍ−２まで続く。これは図１３
乃至２０の表を参照にした例により示されている。この
アルゴリズム（図９参照）によって部分積行の数が半分
にされるので、部分積フィールドｓｐの個々の部分積行
は１でなく２のビット位置だけ互いに関してシフトされ
る。
【００２９】図１０は方形の部分積フィールドｓｐ内の
個々の部分積ｐ（Ｎｚ，Ｎｓ）の配置を概略的に示して
いる。空間的な配置は２つの数Ｎｚ，Ｎｓにより限定さ
れている。第１の数Ｎｚは各部分積行を特定化し、第２
の下付けの数Ｎｓは部分積行内の各位置を特定化する。
両者の数ＮｚとＮｓは数１から始まっている。
個々の部分積ｐ（Ｎｚ，Ｎｓ）の配置を概略的に示して
いる。空間的な配置は２つの数Ｎｚ，Ｎｓにより限定さ
れている。第１の数Ｎｚは各部分積行を特定化し、第２
の下付けの数Ｎｓは部分積行内の各位置を特定化する。
両者の数ＮｚとＮｓは数１から始まっている。
【００３０】図９のブースのアルゴリズムが２つの８デ
ジット二進数即ち２ｍ＝８に供給されるならば、Ｎｚは
１〜４に延在しＮｓは１〜16に延在する。各４つのデジ
ット領域Ｓ１〜Ｓ４は従ってｍ＝４デジットを有する。
方形メモリ領域ｓｐではこれは行方向で水平に４ｍ＝16
のデジットを与える。対応する結果的な重みｇは２0か
ら２4m-1＝２15である。
ジット二進数即ち２ｍ＝８に供給されるならば、Ｎｚは
１〜４に延在しＮｓは１〜16に延在する。各４つのデジ
ット領域Ｓ１〜Ｓ４は従ってｍ＝４デジットを有する。
方形メモリ領域ｓｐではこれは行方向で水平に４ｍ＝16
のデジットを与える。対応する結果的な重みｇは２0か
ら２4m-1＝２15である。
【００３１】図１１は乗算器ｍｘによる個々の部分積ｐ
（Ｎｚ，Ｎｓ）の構成を示している。この例は８デジッ
トの実数または複素数入力に関連し、図９のブースアル
ゴリズムを使用して乗算される。各乗算器ＭＸは９のデ
−タ入力と１つのデ−タ出力を有する。デ−タ入力は入
力段ｒ１からの異なったデジットおよび／またはビット
値１または０を供給される。部分積構造は供給されたビ
ット値の反転を部分的に必要とする。これを達成する最
も簡単な方法は第１の入力段ｒ１で反転タップを提供す
ることである。
（Ｎｚ，Ｎｓ）の構成を示している。この例は８デジッ
トの実数または複素数入力に関連し、図９のブースアル
ゴリズムを使用して乗算される。各乗算器ＭＸは９のデ
−タ入力と１つのデ−タ出力を有する。デ−タ入力は入
力段ｒ１からの異なったデジットおよび／またはビット
値１または０を供給される。部分積構造は供給されたビ
ット値の反転を部分的に必要とする。これを達成する最
も簡単な方法は第１の入力段ｒ１で反転タップを提供す
ることである。
【００３２】部分積行の全ての乗算器ｍｘは乗算器制御
装置ｄ（Ｎｚ）の４つの制御ラインに接続されている。
制御ラインは図９の４つの制御信号Ｘ、２Ｘ、Ｘｚ、２
Ｘｚを割当てられる。各多重制御には第２の入力段ｒ２
から３つの隣接するデジットｙn+1 、ｙn 、ｙn-1 が供
給される。個々のビット値への制御信号の割当ては図９
の表から明らかである。
装置ｄ（Ｎｚ）の４つの制御ラインに接続されている。
制御ラインは図９の４つの制御信号Ｘ、２Ｘ、Ｘｚ、２
Ｘｚを割当てられる。各多重制御には第２の入力段ｒ２
から３つの隣接するデジットｙn+1 、ｙn 、ｙn-1 が供
給される。個々のビット値への制御信号の割当ては図９
の表から明らかである。
【００３３】第１の部分積行では、第１の乗算器制御装
置ｄ１のデ−タ入力には、第２の入力段ｒ２からのデジ
ットｙ1 、ｙ0 、ｙ-1が供給される。ｙ-1は第２の入力
数の下位桁ビットよりも小さいので、このデ−タ入力ｙ
-1はビット値０に接続される。
置ｄ１のデ−タ入力には、第２の入力段ｒ２からのデジ
ットｙ1 、ｙ0 、ｙ-1が供給される。ｙ-1は第２の入力
数の下位桁ビットよりも小さいので、このデ−タ入力ｙ
-1はビット値０に接続される。
【００３４】第２の部分積行に対する第２の乗算器制御
装置ｄ２にはデジットｙ3 、ｙ2 、ｙ1 が供給され、第
３の部分積行の第３の乗算器制御装置ｄ３にはデジット
ｙ5、ｙ4 、ｙ3 が供給され、第４の部分積行の第４の
乗算器制御装置（図示せず）にはデジットｙ7 、ｙ6 、
ｙ5 が供給されている。
装置ｄ２にはデジットｙ3 、ｙ2 、ｙ1 が供給され、第
３の部分積行の第３の乗算器制御装置ｄ３にはデジット
ｙ5、ｙ4 、ｙ3 が供給され、第４の部分積行の第４の
乗算器制御装置（図示せず）にはデジットｙ7 、ｙ6 、
ｙ5 が供給されている。
【００３５】各乗算器ｍｘの動作は実際には４つの制御
信号Ｘ、２Ｘ、Ｘｚ、２Ｘｚの１つにより４つの入力の
１つが出力に接続されるものである。付加的な中間位置
即ち、制御信号が存在しないならば、二進値０を出力に
切換える。４つの制御命令の指示は図９の右からの第２
番目の列に対応する。図１１の中間位置に割当てられた
各デ−タ入力は乗算器の中間の第９の入力である。
信号Ｘ、２Ｘ、Ｘｚ、２Ｘｚの１つにより４つの入力の
１つが出力に接続されるものである。付加的な中間位置
即ち、制御信号が存在しないならば、二進値０を出力に
切換える。４つの制御命令の指示は図９の右からの第２
番目の列に対応する。図１１の中間位置に割当てられた
各デ−タ入力は乗算器の中間の第９の入力である。
【００３６】実数から複素数への乗算の切換えは各乗算
器の別の制御入力に供給されるスイッチング信号Ｒ、Ｋ
により影響される。図１１ではこれは図面を簡単にする
ため第３の部分積行に対してのみ示されている。スイッ
チング信号Ｒ、Ｋは実数の乗算Ｒの場合、乗算器ｍｘの
９つのスイッチング位置の４つの左側のデジットが付勢
されることを可能にし、複素数乗算Ｋの場合、４つの右
側のデジットの付勢を可能にする。
器の別の制御入力に供給されるスイッチング信号Ｒ、Ｋ
により影響される。図１１ではこれは図面を簡単にする
ため第３の部分積行に対してのみ示されている。スイッ
チング信号Ｒ、Ｋは実数の乗算Ｒの場合、乗算器ｍｘの
９つのスイッチング位置の４つの左側のデジットが付勢
されることを可能にし、複素数乗算Ｋの場合、４つの右
側のデジットの付勢を可能にする。
【００３７】図１１は全体的な乗算アレイの一部分を示
しているにすぎない。制御入力へのデ−タ入力の割当て
は図９の変形されたブースのアルゴリズムに関係する図
１３〜２０の表に対応する。各乗算器の半分、即ち左側
の乗算器では、第１のデ−タ入力は制御信号Ｘへ、第２
のデ−タ入力は制御信号２Ｘへ、第３のデ−タ入力は制
御信号Ｘｚへ、第４のデ−タ入力は制御信号２Ｘｚに割
当てられる。各乗算器ｍｘの丁度中間に位置するデ−タ
入力は二進値０に接続される。この中間位置は実数およ
び複素数乗算の両者に適用する。第１の部分積行に関連
し図１３と１４の表に有効である図１１からの例はこれ
を示している。部分積ｐ１9 を形成する乗算器が例とし
て取上げられている。実数乗算Ｒの場合、そのデ−タ入
力は前述の順序で第１の数Ｚ１：ｘ７、ｘ７、／（ｘ
７）、／（ｘ７）［／（ｘ７）はｘ７の反転を示す］の
デジットに接続されている。複素数乗算Ｋの場合、これ
らのデ−タ入力は第１の虚数Ｉ１または後述の値：／
（ｘ０）、１、ｘ０、０のデジットに接続されている。
実数乗算Ｒの場合、第２の数Ｚ２の重み２1 および２0
のビットと、二進値０は３つのデ−タ入力ｙn+1 、
ｙn 、ｙn-1 により第１の乗算器制御装置ｄ１に供給さ
れる。複素数乗算Ｋの場合、第１の乗算器制御装置ｄ１
には第２の虚数Ｉ２の重み２1 と２0 のビットとビット
値０が供給されている。
しているにすぎない。制御入力へのデ−タ入力の割当て
は図９の変形されたブースのアルゴリズムに関係する図
１３〜２０の表に対応する。各乗算器の半分、即ち左側
の乗算器では、第１のデ−タ入力は制御信号Ｘへ、第２
のデ−タ入力は制御信号２Ｘへ、第３のデ−タ入力は制
御信号Ｘｚへ、第４のデ−タ入力は制御信号２Ｘｚに割
当てられる。各乗算器ｍｘの丁度中間に位置するデ−タ
入力は二進値０に接続される。この中間位置は実数およ
び複素数乗算の両者に適用する。第１の部分積行に関連
し図１３と１４の表に有効である図１１からの例はこれ
を示している。部分積ｐ１9 を形成する乗算器が例とし
て取上げられている。実数乗算Ｒの場合、そのデ−タ入
力は前述の順序で第１の数Ｚ１：ｘ７、ｘ７、／（ｘ
７）、／（ｘ７）［／（ｘ７）はｘ７の反転を示す］の
デジットに接続されている。複素数乗算Ｋの場合、これ
らのデ−タ入力は第１の虚数Ｉ１または後述の値：／
（ｘ０）、１、ｘ０、０のデジットに接続されている。
実数乗算Ｒの場合、第２の数Ｚ２の重み２1 および２0
のビットと、二進値０は３つのデ−タ入力ｙn+1 、
ｙn 、ｙn-1 により第１の乗算器制御装置ｄ１に供給さ
れる。複素数乗算Ｋの場合、第１の乗算器制御装置ｄ１
には第２の虚数Ｉ２の重み２1 と２0 のビットとビット
値０が供給されている。
【００３８】図１２は加算装置ａｄ、即ち部分積の並列
３加算を行うための前述の加算ツリー構造Ｗの１実施例
を概略的に示している。完全な加算装置ａｄの一部分の
みが示されている。各列ｎでは、６つの部分積ｐが加算
されなければならない。このような加算ツリー構造は前
述の文献（“Computer Arithmetic …”、4.3 章の100
〜103 頁と、“Multilevel Carry-Save Adders”）で詳
細に説明されている。加算ツリー構造はまた“ウォーレ
スツリー”という名称で知られている。
３加算を行うための前述の加算ツリー構造Ｗの１実施例
を概略的に示している。完全な加算装置ａｄの一部分の
みが示されている。各列ｎでは、６つの部分積ｐが加算
されなければならない。このような加算ツリー構造は前
述の文献（“Computer Arithmetic …”、4.3 章の100
〜103 頁と、“Multilevel Carry-Save Adders”）で詳
細に説明されている。加算ツリー構造はまた“ウォーレ
スツリー”という名称で知られている。
【００３９】図１２の回路は３つの部分で構成されてい
る。第１の部分は方形の部分積フィールドｓｐに対応
し、これは列ｎの全ての部分積ｐが線形グル−プに結合
されて線形アレイ中に存在する。線形グル−プは重みに
応じて線形に配列される。第２の部分は各部分積グル−
プの４つの全加算器ｖ１〜ｖ４を含む加算ツリー構造Ｗ
により形成され、各部分積グル−プは互いにおよび次の
下位桁列ｎ−１と次の上位桁列ｎ＋１の全加算器に結合
される。第３の部分は高速で連続的なオーバーフロー路
で連鎖した加算器Ｆにより形成される。これはカスケー
ド接続された全加算器ｖ５から形成され、合計出力Ｓは
ビット値Ｓn-1 、Ｓn 、Ｓn+1 を出力デ−タワードＺ
１、Ｋ３の各ビット位置ｎ−１、ｎ、ｎ＋１に提供す
る。
る。第１の部分は方形の部分積フィールドｓｐに対応
し、これは列ｎの全ての部分積ｐが線形グル−プに結合
されて線形アレイ中に存在する。線形グル−プは重みに
応じて線形に配列される。第２の部分は各部分積グル−
プの４つの全加算器ｖ１〜ｖ４を含む加算ツリー構造Ｗ
により形成され、各部分積グル−プは互いにおよび次の
下位桁列ｎ−１と次の上位桁列ｎ＋１の全加算器に結合
される。第３の部分は高速で連続的なオーバーフロー路
で連鎖した加算器Ｆにより形成される。これはカスケー
ド接続された全加算器ｖ５から形成され、合計出力Ｓは
ビット値Ｓn-1 、Ｓn 、Ｓn+1 を出力デ−タワードＺ
１、Ｋ３の各ビット位置ｎ−１、ｎ、ｎ＋１に提供す
る。
【００４０】各全加算器ｖ１〜ｖ５は１つの合計出力Ｓ
と１つのオーバーフロー出力Ｃ´と共に２つのデ−タ入
力Ａ、Ｂと１つのオーバーフロー入力Ｃとを有する。列
ｎの６つの部分積ｐは第１、第２の全加算器ｖ１、ｖ２
の入力Ａ、Ｂ、Ｃに供給される。第１、第２、第３の全
加算器ｖ１、ｖ２、ｖ３のオーバーフロー出力Ｃ´は次
の上位桁加算ツリーｎ＋１の入力に接続されている。第
３の全加算器ｖ３の入力Ｃと第４の全加算器ｖ４の入力
Ｂ、Ｃは次の下位桁加算ツリーｎ−１の出力に接続され
ている。第４の全加算器の出力Ｃ´とＳはそれぞれ第５
の全加算器ｖ５の入力Ａ、Ｂに接続されている。列ｎ内
で第１の全加算器ｖ１の出力Ｓは第３の全加算器ｖ３の
入力Ａに接続されている。後者の出力Ｓは第４の全加算
器ｖ４の入力Ａを供給し、この第４の全加算器ｖ４は第
５の全加算器ｖ５の入力ＡとＢにそれぞれ接続されてい
る出力Ｃ´とＳとを有する。連鎖状の加算器Ｆの全ての
段は先行する段からのオーバーフロー信号の転送用の出
力Ｃ´と入力Ｃを介して縦続接続される。
と１つのオーバーフロー出力Ｃ´と共に２つのデ−タ入
力Ａ、Ｂと１つのオーバーフロー入力Ｃとを有する。列
ｎの６つの部分積ｐは第１、第２の全加算器ｖ１、ｖ２
の入力Ａ、Ｂ、Ｃに供給される。第１、第２、第３の全
加算器ｖ１、ｖ２、ｖ３のオーバーフロー出力Ｃ´は次
の上位桁加算ツリーｎ＋１の入力に接続されている。第
３の全加算器ｖ３の入力Ｃと第４の全加算器ｖ４の入力
Ｂ、Ｃは次の下位桁加算ツリーｎ−１の出力に接続され
ている。第４の全加算器の出力Ｃ´とＳはそれぞれ第５
の全加算器ｖ５の入力Ａ、Ｂに接続されている。列ｎ内
で第１の全加算器ｖ１の出力Ｓは第３の全加算器ｖ３の
入力Ａに接続されている。後者の出力Ｓは第４の全加算
器ｖ４の入力Ａを供給し、この第４の全加算器ｖ４は第
５の全加算器ｖ５の入力ＡとＢにそれぞれ接続されてい
る出力Ｃ´とＳとを有する。連鎖状の加算器Ｆの全ての
段は先行する段からのオーバーフロー信号の転送用の出
力Ｃ´と入力Ｃを介して縦続接続される。
【００４１】複素数乗算の場合、加算装置ａｄのビット
位置２ｍと２ｍ＋１との間の全てのオーバーフロー動作
は阻止されなければならない。このことからスイッチン
グ信号Ｒ、Ｋにより制御される電子スイッチング手段に
よりオーバーフロー通路は加算ツリー構造Ｗと連鎖状加
算器Ｆ中の適切なビット位置で解放されなければなら
ず、代わりに数のシステムまたは動作によってビット値
０または１が挿入されなければならない結果が生じる。
このことを図１３〜２０の表を参照して詳細に説明す
る。
位置２ｍと２ｍ＋１との間の全てのオーバーフロー動作
は阻止されなければならない。このことからスイッチン
グ信号Ｒ、Ｋにより制御される電子スイッチング手段に
よりオーバーフロー通路は加算ツリー構造Ｗと連鎖状加
算器Ｆ中の適切なビット位置で解放されなければなら
ず、代わりに数のシステムまたは動作によってビット値
０または１が挿入されなければならない結果が生じる。
このことを図１３〜２０の表を参照して詳細に説明す
る。
【００４２】全ての２の補数ａ１の形成において、２の
補数のインクレメントが各下位桁ビット位置で加算され
なければならないので、加算装置ａｄではスイッチング
信号Ｒ、Ｋは第２の関数を有する。実数乗算Ｒの場合、
これらのビット位置は１〜２ｍの範囲に存在し、複素数
乗算Ｋの場合、これらは実数Ｒ１または虚数Ｉ１が２の
補数構造により影響されるか否かにより１〜ｍおよび２
ｍ＋１〜３ｍの２つの領域に位置される。図１２の加算
ツリー構造Ｗでは対応する列の値１の加算は次の下位桁
列のオーバーフロー出力Ｃ´に実際に接続される全加算
器ｖ３、ｖ４の入力の１つに数１を単に供給することに
より行われる。これは各オーバーフロー路中の電子転送
スイッチで達成されることができる。制御は制御信号Ｘ
ｚ、２Ｘｚとスイッチング信号Ｒ、Ｋにより行われる。
２Ｘｚの場合、２の補数インクレメントも制御信号２Ｘ
ｚに割当てられる各乗算器ｍｘのデ−タ入力を数０の代
わりに数１に接続することにより加算されることができ
る。
補数のインクレメントが各下位桁ビット位置で加算され
なければならないので、加算装置ａｄではスイッチング
信号Ｒ、Ｋは第２の関数を有する。実数乗算Ｒの場合、
これらのビット位置は１〜２ｍの範囲に存在し、複素数
乗算Ｋの場合、これらは実数Ｒ１または虚数Ｉ１が２の
補数構造により影響されるか否かにより１〜ｍおよび２
ｍ＋１〜３ｍの２つの領域に位置される。図１２の加算
ツリー構造Ｗでは対応する列の値１の加算は次の下位桁
列のオーバーフロー出力Ｃ´に実際に接続される全加算
器ｖ３、ｖ４の入力の１つに数１を単に供給することに
より行われる。これは各オーバーフロー路中の電子転送
スイッチで達成されることができる。制御は制御信号Ｘ
ｚ、２Ｘｚとスイッチング信号Ｒ、Ｋにより行われる。
２Ｘｚの場合、２の補数インクレメントも制御信号２Ｘ
ｚに割当てられる各乗算器ｍｘのデ−タ入力を数０の代
わりに数１に接続することにより加算されることができ
る。
【００４３】図１３〜２０は実数乗算Ｒと複素数乗算Ｋ
との両者の場合の方形部分積フィールドｓｐの全ての部
分積を表形態で示している。両者の場合、２つの８ビッ
ト二進数が乗算されなければならず、図９のアルゴリズ
ムが使用され、ｍ＝４であるのでこれは各タイプの乗算
で16つのデジットと４つの部分積行を与える。
との両者の場合の方形部分積フィールドｓｐの全ての部
分積を表形態で示している。両者の場合、２つの８ビッ
ト二進数が乗算されなければならず、図９のアルゴリズ
ムが使用され、ｍ＝４であるのでこれは各タイプの乗算
で16つのデジットと４つの部分積行を与える。
【００４４】２つおきに表は行われる数学的動作Ｒまた
はＫと各動作Ｘ、２Ｘ、Ｘｚまたは２Ｘｚに応じて単一
の部分積列の値を提供している。この情報は各表の左側
のマトリクスのような部分に含まれている。右側の隣接
部分は各制御信号に属す16の部分積ｐ（Ｎｚ，Ｎｓ）を
含む。最も右の部分では必要とされる２の補数インクレ
メントｐ（Ｎｚ，Ｎｓ，Ｃ）、ｐ（Ｎｚ，Ｎｓ，Ｃ
Ｈ）、ｐ（Ｎｚ，Ｎｓ、ＣＬ）が“１”として与えられ
ている。Ｎｓは値１が加算されなければならない部分積
行Ｎｚのビット位置Ｎｓを示している。“Ｃ”は２の補
数インクレメントが実数の乗算の場合に加算され、全体
の部分積行（Ｎｓ＝１〜４ｍ）に関連することを示す。
“ＣＬ”と“ＣＨ”は２の補数インクレメントが複素数
乗算の場合に加算されることを示し、ＣＬは部分積行の
下半分（Ｎｓ＝１〜２ｍ）に関連し、ＣＨは上半分（Ｎ
ｓ＝２ｍ＋１〜４ｍ）に関連する。
はＫと各動作Ｘ、２Ｘ、Ｘｚまたは２Ｘｚに応じて単一
の部分積列の値を提供している。この情報は各表の左側
のマトリクスのような部分に含まれている。右側の隣接
部分は各制御信号に属す16の部分積ｐ（Ｎｚ，Ｎｓ）を
含む。最も右の部分では必要とされる２の補数インクレ
メントｐ（Ｎｚ，Ｎｓ，Ｃ）、ｐ（Ｎｚ，Ｎｓ，Ｃ
Ｈ）、ｐ（Ｎｚ，Ｎｓ、ＣＬ）が“１”として与えられ
ている。Ｎｓは値１が加算されなければならない部分積
行Ｎｚのビット位置Ｎｓを示している。“Ｃ”は２の補
数インクレメントが実数の乗算の場合に加算され、全体
の部分積行（Ｎｓ＝１〜４ｍ）に関連することを示す。
“ＣＬ”と“ＣＨ”は２の補数インクレメントが複素数
乗算の場合に加算されることを示し、ＣＬは部分積行の
下半分（Ｎｓ＝１〜２ｍ）に関連し、ＣＨは上半分（Ｎ
ｓ＝２ｍ＋１〜４ｍ）に関連する。
【００４５】図１４、１６、１８、２０の部分積行は右
半分（Ｎｓ＝１〜８）に第３の複素数Ｋ３の虚数部分積
を、また左半分（Ｎｓ＝９〜16）に第３の複素数Ｋ３の
実数の部分積を含む。方形部分積フィールドｓｐの右半
分は従って第３、第４のサブフィールドＴ３、Ｔ４を含
み、左半分は第１のサブフィールドＴ１と第２のサブフ
ィールドＴ２を含み、これは無効にされる。ビット位置
８と９の間にはサブフィールドの変化が明白に見られ
る。
半分（Ｎｓ＝１〜８）に第３の複素数Ｋ３の虚数部分積
を、また左半分（Ｎｓ＝９〜16）に第３の複素数Ｋ３の
実数の部分積を含む。方形部分積フィールドｓｐの右半
分は従って第３、第４のサブフィールドＴ３、Ｔ４を含
み、左半分は第１のサブフィールドＴ１と第２のサブフ
ィールドＴ２を含み、これは無効にされる。ビット位置
８と９の間にはサブフィールドの変化が明白に見られ
る。
【００４６】図１３では第１の行は第１の乗算器制御装
置ｄ１によって付勢される制御信号がないことを示して
いる。第１の部分積行の全ての乗算器ｍｘは従って中間
位置に維持され、部分積として数０を提供する。第２の
行では制御信号Ｘが付勢される。それ故、図９によると
第１の数Ｚ１の全てのビット値は変化されずに入力され
なければならない。これは第１の部分積行であるので、
ビット値は右寄せされた方形の部分積フィールドｓｐ中
に配置される。第１の数Ｚ１の８つのビット値ｘ０〜ｘ
７は部分積ｐ１1 〜ｐ１8 を形成する。２の補数の数シ
ステムによると部分積ｐ１1 〜ｐ１16は上位桁ビット値
ｘ７により拡張される。それ故、ｐ１8から左は全ての
部分積は値ｘ７を有する。これにはまた“上位桁ビット
による２の補数範囲の拡張”と呼ばれている。
置ｄ１によって付勢される制御信号がないことを示して
いる。第１の部分積行の全ての乗算器ｍｘは従って中間
位置に維持され、部分積として数０を提供する。第２の
行では制御信号Ｘが付勢される。それ故、図９によると
第１の数Ｚ１の全てのビット値は変化されずに入力され
なければならない。これは第１の部分積行であるので、
ビット値は右寄せされた方形の部分積フィールドｓｐ中
に配置される。第１の数Ｚ１の８つのビット値ｘ０〜ｘ
７は部分積ｐ１1 〜ｐ１8 を形成する。２の補数の数シ
ステムによると部分積ｐ１1 〜ｐ１16は上位桁ビット値
ｘ７により拡張される。それ故、ｐ１8から左は全ての
部分積は値ｘ７を有する。これにはまた“上位桁ビット
による２の補数範囲の拡張”と呼ばれている。
【００４７】第３の行では制御指令２Ｘに応じて、数Ｚ
１の全てのビットは１つの位置から左にシフトされる。
部分積ｐ１1 に割当てられている第１のビット位置は値
０を得る。第４の行はＺ１の２の補数Ｘｚが部分行中に
位置されなければならないことを示している。２の補数
数システムによると、数Ｚ１の全てのビット値は反転さ
れなければならず、値１は下位桁ビット位置、ここでは
部分積ｐ１1 において加算されなければならない。Ｎｓ
＝９から延在する範囲はｘ７で達成される。図１２によ
ると２の補数インクレメントｐ１1Cは全加算器の自由な
オバーフロー入力を通って列Ｎｓ＝１から供給される。
第５の行は動作２Ｘｚが実行されるならば第１の部分積
行を示す。これは係数２と数Ｚ１の乗算、即ち１ビット
位置のシフトと、全てのビットの反転と、ビット位置Ｎ
ｓ＝１における２の補数インクレメントｐ１1Cの加算を
含む。シフトにより関連する乗算器は自由になり、その
結果２の補数インクレメントは０の代わりに第４のデ−
タ入力に直接供給されることができる。Ｎｓ＝10からの
範囲の拡張は／ｘ７／で達成される。
１の全てのビットは１つの位置から左にシフトされる。
部分積ｐ１1 に割当てられている第１のビット位置は値
０を得る。第４の行はＺ１の２の補数Ｘｚが部分行中に
位置されなければならないことを示している。２の補数
数システムによると、数Ｚ１の全てのビット値は反転さ
れなければならず、値１は下位桁ビット位置、ここでは
部分積ｐ１1 において加算されなければならない。Ｎｓ
＝９から延在する範囲はｘ７で達成される。図１２によ
ると２の補数インクレメントｐ１1Cは全加算器の自由な
オバーフロー入力を通って列Ｎｓ＝１から供給される。
第５の行は動作２Ｘｚが実行されるならば第１の部分積
行を示す。これは係数２と数Ｚ１の乗算、即ち１ビット
位置のシフトと、全てのビットの反転と、ビット位置Ｎ
ｓ＝１における２の補数インクレメントｐ１1Cの加算を
含む。シフトにより関連する乗算器は自由になり、その
結果２の補数インクレメントは０の代わりに第４のデ−
タ入力に直接供給されることができる。Ｎｓ＝10からの
範囲の拡張は／ｘ７／で達成される。
【００４８】図１４は複素数乗算Ｋの場合における第１
の部分積行の構成を示している。第１の行は中間位置を
表している。第２の行は動作Ｘに割当てられる。第２の
サブフィールドＴ２に属し、無効にされる左半分のビッ
ト値ｘ０〜ｘ３では反転が生じなければならない。関連
する２の補数インクレメントｐ１9CH は第９のビット位
置で加算されなければならない。領域の拡張は／（ｘ
３）で達成される。この無効は図９のブースのアルゴリ
ズムを示す図14の左側部分で示されていない。第１の複
素数Ｋ１のビット値ｘ４〜ｘ７は右側のビット位置１〜
４に入力される。ビット位置５〜８の領域の拡張はｘ７
で達成される。下半分のＣＬで加算される２の補数イン
クレメントｐ１CLは存在しない。
の部分積行の構成を示している。第１の行は中間位置を
表している。第２の行は動作Ｘに割当てられる。第２の
サブフィールドＴ２に属し、無効にされる左半分のビッ
ト値ｘ０〜ｘ３では反転が生じなければならない。関連
する２の補数インクレメントｐ１9CH は第９のビット位
置で加算されなければならない。領域の拡張は／（ｘ
３）で達成される。この無効は図９のブースのアルゴリ
ズムを示す図14の左側部分で示されていない。第１の複
素数Ｋ１のビット値ｘ４〜ｘ７は右側のビット位置１〜
４に入力される。ビット位置５〜８の領域の拡張はｘ７
で達成される。下半分のＣＬで加算される２の補数イン
クレメントｐ１CLは存在しない。
【００４９】第３の行は動作２Ｘを特定化する。左側で
はこの動作はビット値ｘ０〜ｘ３で実行されなければな
らない。無効に影響を及ぼすため２の補数が個々のビッ
ト値の反転と２の補数ｐ１CHの加算により形成される。
値１は第９のビット位置に直接入力されることができ
る。右側ではビット値ｘ４〜ｘ７のシフト作用が行われ
る。０がビット位置１で加算され、ビット位置６〜８が
ＭＳＢ値ｘ７の加算により拡張される。領域の拡張は／
（ｘ３）でＮｓ＝14から左側で達成される。
はこの動作はビット値ｘ０〜ｘ３で実行されなければな
らない。無効に影響を及ぼすため２の補数が個々のビッ
ト値の反転と２の補数ｐ１CHの加算により形成される。
値１は第９のビット位置に直接入力されることができ
る。右側ではビット値ｘ４〜ｘ７のシフト作用が行われ
る。０がビット位置１で加算され、ビット位置６〜８が
ＭＳＢ値ｘ７の加算により拡張される。領域の拡張は／
（ｘ３）でＮｓ＝14から左側で達成される。
【００５０】第４の行は２の補数動作Ｘｚにより決定さ
れる。左半分が第２のサブフィールドＴ２の部分積を示
すので、これらは２度無効にされなければならないが、
これは虚数Ｉ１のビット値に対応する。右半分のビット
値ｘ４〜ｘ７では２の補数が形成されなければならな
い。従ってこれらのデジットは反転されなければなら
ず、２の補数インクレメントｐ１1CL は例えば自由なオ
ーバーフロー入力を介してビット位置１において加算さ
れなければならない。ビット位置５〜８はＭＳＢ値／
（ｘ７）の加算により拡張されなければならない。
れる。左半分が第２のサブフィールドＴ２の部分積を示
すので、これらは２度無効にされなければならないが、
これは虚数Ｉ１のビット値に対応する。右半分のビット
値ｘ４〜ｘ７では２の補数が形成されなければならな
い。従ってこれらのデジットは反転されなければなら
ず、２の補数インクレメントｐ１1CL は例えば自由なオ
ーバーフロー入力を介してビット位置１において加算さ
れなければならない。ビット位置５〜８はＭＳＢ値／
（ｘ７）の加算により拡張されなければならない。
【００５１】動作２Ｘｚに割当てられた第５の行はシフ
ト動作と２の補数形成を示す。左側が無効にされる第２
のサブフィールドＴ２に関連するので、２の補数はこの
ために再度形成されなければならない。二重の２の補数
形成は勿論本来のビット値で生じる。従って第１の複素
数Ｋ１のビット値ｘ０〜ｘ３は左半分のビット位置10〜
13に変化せずに入力される。自由の第９の位置は０で満
たされている。右側ではシフト作用と２の補数形成が行
われなければならない。それ故、ビット値ｘ４〜ｘ７は
第１の実数Ｒ１に関して反転され、値１はビット位置Ｎ
ｓ＝１において２の補数インクレメントｐ１CLとして位
置する。
ト動作と２の補数形成を示す。左側が無効にされる第２
のサブフィールドＴ２に関連するので、２の補数はこの
ために再度形成されなければならない。二重の２の補数
形成は勿論本来のビット値で生じる。従って第１の複素
数Ｋ１のビット値ｘ０〜ｘ３は左半分のビット位置10〜
13に変化せずに入力される。自由の第９の位置は０で満
たされている。右側ではシフト作用と２の補数形成が行
われなければならない。それ故、ビット値ｘ４〜ｘ７は
第１の実数Ｒ１に関して反転され、値１はビット位置Ｎ
ｓ＝１において２の補数インクレメントｐ１CLとして位
置する。
【００５２】図１５と１６はそれぞれ実数乗算Ｒと複素
数乗算Ｋの場合の第２の部分積行の表である。第２の部
分積行に関して図１３と１４の表とは異なって、実数乗
算の場合の２の補数インクレメントに対する基準デジッ
トはビット位置Ｎｓ＝３であり、複素数乗算Ｋの場合の
基準デジットはビット位置Ｎｓ＝３とＮｓ＝11である。
これはまたサブフィールドＴ２、Ｔ３の台形配列と変形
されたブースのアルゴリズムの結果として部分積行の減
少から得られる。必要な右寄せ領域拡張は実数乗算の場
合、ビット位置１および２における値０、複素数乗算の
場合、ＣＨビット位置９、10ならびにＣＬビット位置１
および２における値０で達成される。図１６の表でも無
効にされなければならない第２のサブフィールドＴ２の
ために付加的な２の補数形成が左半分で生じる。これは
図１４でのように行４、５の二重の２の補数構造で生
じ、ここでは第１の虚数Ｉ１の変化されないビット値ｘ
０〜ｘ３が行４のビット位置11〜14に入力され、シフト
の結果として行５のビット位置12〜15に位置される。
数乗算Ｋの場合の第２の部分積行の表である。第２の部
分積行に関して図１３と１４の表とは異なって、実数乗
算の場合の２の補数インクレメントに対する基準デジッ
トはビット位置Ｎｓ＝３であり、複素数乗算Ｋの場合の
基準デジットはビット位置Ｎｓ＝３とＮｓ＝11である。
これはまたサブフィールドＴ２、Ｔ３の台形配列と変形
されたブースのアルゴリズムの結果として部分積行の減
少から得られる。必要な右寄せ領域拡張は実数乗算の場
合、ビット位置１および２における値０、複素数乗算の
場合、ＣＨビット位置９、10ならびにＣＬビット位置１
および２における値０で達成される。図１６の表でも無
効にされなければならない第２のサブフィールドＴ２の
ために付加的な２の補数形成が左半分で生じる。これは
図１４でのように行４、５の二重の２の補数構造で生
じ、ここでは第１の虚数Ｉ１の変化されないビット値ｘ
０〜ｘ３が行４のビット位置11〜14に入力され、シフト
の結果として行５のビット位置12〜15に位置される。
【００５３】図１７と１８は第３の部分積行の形成を示
しており、２の補数インクレメントの基準ビット位置は
実数乗算Ｒの場合Ｎｓ＝５である。第１、第４のサブフ
ィールドＴ１、Ｔ４に関連される複素数乗算Ｋの場合、
２の補数インクレメントの基準ビット位置はＮｓ＝９お
よびＮ＝１である。ここで二重の２の補数形成は行われ
ない。
しており、２の補数インクレメントの基準ビット位置は
実数乗算Ｒの場合Ｎｓ＝５である。第１、第４のサブフ
ィールドＴ１、Ｔ４に関連される複素数乗算Ｋの場合、
２の補数インクレメントの基準ビット位置はＮｓ＝９お
よびＮ＝１である。ここで二重の２の補数形成は行われ
ない。
【００５４】図１９、２０は第４の部分積行の表を与え
ている。第４の部分積行は第１、第４のサブフィールド
Ｔ１、Ｔ４に割当てられている。実数乗算Ｒの場合、２
の補数インクレメントに対する基準ビット位置はＮｓ＝
７である。複素数乗算Ｋの場合、２の補数インクレメン
トに対する基準ビット位置は左側でＮｓ＝11で右側でＮ
ｓ＝３である。第４の部分積行では二重の２の補数形成
は行われない。
ている。第４の部分積行は第１、第４のサブフィールド
Ｔ１、Ｔ４に割当てられている。実数乗算Ｒの場合、２
の補数インクレメントに対する基準ビット位置はＮｓ＝
７である。複素数乗算Ｋの場合、２の補数インクレメン
トに対する基準ビット位置は左側でＮｓ＝11で右側でＮ
ｓ＝３である。第４の部分積行では二重の２の補数形成
は行われない。
【００５５】図１３〜２０の表で示されているｍ＝４の
部分積の形成の例はｍ＝10の20のデジットに対する前述
の乗算器または異なったデジット数の乗算器に容易に適
用することができる。さらに本発明は説明された実数／
複素数乗算器が他の数のシステムおよび部分積の構造の
他のアルゴリズムに適合されることを可能にする。
部分積の形成の例はｍ＝10の20のデジットに対する前述
の乗算器または異なったデジット数の乗算器に容易に適
用することができる。さらに本発明は説明された実数／
複素数乗算器が他の数のシステムおよび部分積の構造の
他のアルゴリズムに適合されることを可能にする。
【図１】２つの多重デジットの乗算の場合に形成される
台形の部分積フィールドの概略図。
台形の部分積フィールドの概略図。
【図２】２つの多重デジットの乗算の場合に形成される
台形の部分積フィールドの概略図。
台形の部分積フィールドの概略図。
【図３】２つの複素数がフィールドに形式的に割当てら
れている図１、２の部分積フィールドを示した図。
れている図１、２の部分積フィールドを示した図。
【図４】２つの複素数がフィールドに形式的に割当てら
れている図１、２の部分積フィールドを示した図。
れている図１、２の部分積フィールドを示した図。
【図５】拡張した部分積フィールド内の複素数の場合に
必要とされている再配列を示した図。
必要とされている再配列を示した図。
【図６】拡張した部分積フィールド内の複素数の場合に
必要とされている再配列を示した図。
必要とされている再配列を示した図。
【図７】方形の部分積フィールドを示す図。
【図８】切換え可能な乗算器の１実施例のブロック図。
【図９】変形されたブースのアルゴリズムの１例を示す
図。
図。
【図１０】２つの８デジット二進数が図９のアルゴリズ
ムを使用して乗算される場合の方形の部分積フィールド
における平板形態の部分積の概略図。
ムを使用して乗算される場合の方形の部分積フィールド
における平板形態の部分積の概略図。
【図１１】乗算器による部分積の構成の概略図。
【図１２】部分積の加算装置としての加算ツリー構造の
概略図。
概略図。
【図１３】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図１４】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図１５】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図１６】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図１７】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図１８】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図１９】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
【図２０】図９のアルゴリズムを使用して２つの８デジ
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
ット入力デ−タの例により実数および複素数乗算の全て
の部分積を示した図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルクス・クルンプ ドイツ連邦共和国、ベー − 79312 エ メンディンゲン、レンツベーク ２ (72)発明者 フランツ − オットー・ビッテ ドイツ連邦共和国、ベー − 79312 エ メンディンゲン、シュベルトベーク ５
Claims (8)
- 【請求項１】 第１のデ−タ入力部と第２のデ−タ入力
部とを通ってそれぞれ乗算器に供給される第１の２ｍデ
ジット数と第２の２ｍデジット数から部分積を形成する
ための乗算装置を有し、その部分積は４ｍデジットデ−
タ出力で第３の数として供給され、ｍは１以上の整数で
ある実数または複素数用の乗算器において、 第１のデ−タ入力はｍデジットの第１のデジット領域と
ｍデジットの第２のデジット領域に分割され、第２のデ
−タ入力はｍデジットの第３のデジット領域とｍデジッ
トの第４のデジット領域に分割され、 第２および第４のデジット領域の部分積は第１のサブフ
ィールドを形成し、第１および第３のデジット領域の部
分積は第２のサブフィールドを形成し、第２および第３
のデジット領域の部分積は第３のサブフィールドを形成
し、第１および第４のデジット領域の部分積は第４のサ
ブフィールドを形成し、 制御装置は、選択的に実数乗算から第１の複素数と第２
の複素数から第３の複素数を形成する複素数乗算に乗算
器を切換え、 実数乗算の場合、第１および第３のデジット領域には第
１または第２の数のデジット１乃至ｍが供給され、第２
および第４のデジット領域には第１または第２の数のデ
ジットｍ＋１乃至２ｍが供給され、 複素数乗算の場合、第１および第３のデジット領域には
第１または第２の複素数のｍの虚数デジットが供給さ
れ、第２および第４のデジット領域には第１または第２
の複素数のｍの実数デジットが供給され、 実数乗算の場合、第１のデジット割当てにより制御装置
は第１の基本的な重みを第１のサブフィールドに割当
て、第２の基本的な重みを第３および第４のサブフィー
ルドに割当て、第３の基本的な重みを第２のサブフィー
ルドに割当て、第３の数の４ｍデジットを提供するため
に個々の部分積の結果的な重みに応じて位置的に正確な
方法で第１、第２、第３、第４のサブフィールドの部分
積の加算を行わせ、 複素数乗算の場合、第２のデジット割当てにより制御装
置は第４の基本的な重みを第１および第２のサブフィー
ルドに割当て、第５の基本的な重みを第３および第４の
サブフィールドに割当て、結果的な重みにしたがって第
２のサブフィールドを第１のサブフィールドから減算
し、第３および第４のサブフィールドをそれぞれ加算し
て第３の複素数の実数部の２ｍデジットと虚数部の２ｍ
デジットを提供することを特徴とする実数または複素数
用の乗算器。 - 【請求項２】 実数および虚数の乗算の場合、部分積の
配置は行方向の４ｍデジットと列方向の２ｍまたは２ｍ
以下のデジットを有する方形部分積フィールドを形成
し、方形部分積フィールドのサブフィールドの位置が関
連する基本的重みにより決定されることを特徴とする請
求項１記載の乗算器。 - 【請求項３】 実数または複素数の二進数の乗算の場
合、第１の基本的重みは値２2mを有し、第２の基本的重
みは値２m を有し、第３の基本的重みは値２0を有し、
第４の基本的重みは値２2mを有し、第５の基本的重みは
値２0 を有することを特徴とする請求項１または２記載
の乗算器。 - 【請求項４】 部分積がブースアルゴリズムを使用して
形成されることを特徴とする請求項１乃至３のいずれか
１項記載の乗算器。 - 【請求項５】 複素数乗算の場合、第２のサブフィール
ドの部分積が無効にされた値として形成され、前記無効
にされた部分積と第１のサブフィールドの部分積は結果
的な重みに応じて位置的に正確な方法で加算されること
を特徴とする請求項１乃至４のいずれか１項記載の乗算
器。 - 【請求項６】 各部分積が乗算器を割当てられ、そのデ
−タ入力部と制御入力部はそれぞれ第１、第２のデ−タ
入力の限定されたデジットに結合され、そのデ−タ出力
部はそれぞれ部分積を提供することを特徴とする請求項
１乃至５のいずれか１項記載の乗算器。 - 【請求項７】 乗算器のデ−タ入力部に供給される信号
が部分的に反転されることを特徴とする請求項６記載の
乗算器。 - 【請求項８】 加算ツリー構造により加算装置の部分積
の位置的に正確な加算が少なくとも部分的に行われるこ
とを特徴とする請求項１乃至７のいずれか１項記載の乗
算器。
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