JPH0449419A - 係数乗算回路 - Google Patents
係数乗算回路Info
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- JPH0449419A JPH0449419A JP2160230A JP16023090A JPH0449419A JP H0449419 A JPH0449419 A JP H0449419A JP 2160230 A JP2160230 A JP 2160230A JP 16023090 A JP16023090 A JP 16023090A JP H0449419 A JPH0449419 A JP H0449419A
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- 101000835860 Homo sapiens SWI/SNF-related matrix-associated actin-dependent regulator of chromatin subfamily B member 1 Proteins 0.000 abstract 1
- 102100025746 SWI/SNF-related matrix-associated actin-dependent regulator of chromatin subfamily B member 1 Human genes 0.000 abstract 1
- 230000000875 corresponding effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
- G06F7/42—Adding; Subtracting
-
- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は係数乗算回路に関する。
本発明係数乗算回路は、入力２進信号が供給される、２
進係数に応じた互いにビットシフト数を異にするｍ＋１
個のビットシフタと、そのｍ −１−１個のビットシフ
タの出力を２進係数に応じて順次加算又は減算するｍ個
の合成器とを備え、そのｍ個の合成器の内の最終段の合
成器から、入力２進信号に２進係数が乗算された出力２
進信号が出力されるようにしたことにより、合成器の数
が少なく成る場合が多く成るようにしたものである。
進係数に応じた互いにビットシフト数を異にするｍ＋１
個のビットシフタと、そのｍ −１−１個のビットシフ
タの出力を２進係数に応じて順次加算又は減算するｍ個
の合成器とを備え、そのｍ個の合成器の内の最終段の合
成器から、入力２進信号に２進係数が乗算された出力２
進信号が出力されるようにしたことにより、合成器の数
が少なく成る場合が多く成るようにしたものである。
以下に、第４図を参照して、従来のシフトアンド方式の
係数乗算回路について説明する。Ｔｉｎは入力並列２進
信号が供給される入力端子である。
係数乗算回路について説明する。Ｔｉｎは入力並列２進
信号が供給される入力端子である。
Ｂ Ｓｏ 、 Ｂ Ｓｌ 、Ｂ Ｎ２、−−−−１ＢＳ
ｍは、入力端子Ｔｉｎからの入力並列２進信号が共通に
供給されるｍ＋１個のビットシフタで、その各ビットシ
フタＢＳｏ１ＢＳ１、ＢＮ２、・・・・・・、ＢＳｍの
ビットシフト数Ｎｏ 、Ｎ＋ 、Ｎ２ 、・・・・・・
、Ｎｍは互いに異なっている。このビットシフタの個数
及びビットシフト数Ｎｏ、Ｎ１、Ｎ２、・・・・・・・
・・、Ｎｍは、入力並列２進信号に乗算される２進係数
によって決定される。ここでは、 Ｎｏ＜Ｎ１ くＮ２、・・・・・・・・・、＜Ｎｍであ
る。
ｍは、入力端子Ｔｉｎからの入力並列２進信号が共通に
供給されるｍ＋１個のビットシフタで、その各ビットシ
フタＢＳｏ１ＢＳ１、ＢＮ２、・・・・・・、ＢＳｍの
ビットシフト数Ｎｏ 、Ｎ＋ 、Ｎ２ 、・・・・・・
、Ｎｍは互いに異なっている。このビットシフタの個数
及びビットシフト数Ｎｏ、Ｎ１、Ｎ２、・・・・・・・
・・、Ｎｍは、入力並列２進信号に乗算される２進係数
によって決定される。ここでは、 Ｎｏ＜Ｎ１ くＮ２、・・・・・・・・・、＜Ｎｍであ
る。
そして、ビットシフタＢＳｏ、ＢＳ、の出力が加算器Ａ
Ｄ’ｌ に供給されて加算され、加算器ＡＤ。
Ｄ’ｌ に供給されて加算され、加算器ＡＤ。
の出力及びビットシフタＢＳ２の出力が加算器ＡＤ２に
供給されて加算され、・・・・・・・・・、最終段の加
算器ＡＤｍから入力２進信号に２進係数が乗算された出
力２進信号が出力されて、出力端子Ｔｏｕｔに供給され
る。
供給されて加算され、・・・・・・・・・、最終段の加
算器ＡＤｍから入力２進信号に２進係数が乗算された出
力２進信号が出力されて、出力端子Ｔｏｕｔに供給され
る。
次に、１０進係数及び２進係数の関係について述べる。
１０進数で表される係数Ａは、次式に示す如く、互いに
幕数を異にする２の幕乗の和で表される。
幕数を異にする２の幕乗の和で表される。
Ａ ＝ ２ Ｎｏ ＋ ２ Ｎｌ ＋ ２ Ｎ！＋・・
・・・・・・・＋２Ｎ−（１）但し、Ｎｏｆ：Ｎ、
≠Ｎ２≠・・・・・・・・・≠ＮｍＮ６ ＜Ｎ、＜Ｎ２
＜−・−・・・−＜ Ｎｍこのとき、Ｎｍは次式を満
足する値である。
・・・・・・・＋２Ｎ−（１）但し、Ｎｏｆ：Ｎ、
≠Ｎ２≠・・・・・・・・・≠ＮｍＮ６ ＜Ｎ、＜Ｎ２
＜−・−・・・−＜ Ｎｍこのとき、Ｎｍは次式を満
足する値である。
２Ｎ−≦Ａ ＜ ２ ”−” （２）
１０進数で表される係数Ａ、Ｂを構成する２の墓乗を求
めるには、第５図ａ、ｂに示す如く、Ａｏ＝Ａ、Ｂ、＝
Ｂと置き、夫々 ２Ｎ−≦Ａｏ〈２Ｎｍ＋１ ２Ｎ−≦Ｂｏ ＜ ２ Ｎ−＋１ を満足するＮを求め、そのＡ。、Ｂｏが夫々２Ｎｍに近
いか、２Ｎ−１に近いかに拘わらず、Ａ、、Ｂ。
１０進数で表される係数Ａ、Ｂを構成する２の墓乗を求
めるには、第５図ａ、ｂに示す如く、Ａｏ＝Ａ、Ｂ、＝
Ｂと置き、夫々 ２Ｎ−≦Ａｏ〈２Ｎｍ＋１ ２Ｎ−≦Ｂｏ ＜ ２ Ｎ−＋１ を満足するＮを求め、そのＡ。、Ｂｏが夫々２Ｎｍに近
いか、２Ｎ−１に近いかに拘わらず、Ａ、、Ｂ。
の代わりに、Ａｏ ２””−Ａ１ 、Ｂｏ ２”’
＝８１と置いて、同じ動作を繰り返す。
＝８１と置いて、同じ動作を繰り返す。
１０進数で表される係数として、■、２、・・・・・・
・・・、１０２４を考えた場合、加算器の数が夫々０、
■、２、・・・・・・・・・、９と成る係数の個数は、
第６図の表図の左辺に示す如くであって、多数の加算器
を必要とする係数の個数が多い。
・・・、１０２４を考えた場合、加算器の数が夫々０、
■、２、・・・・・・・・・、９と成る係数の個数は、
第６図の表図の左辺に示す如くであって、多数の加算器
を必要とする係数の個数が多い。
かかる点に鑑み、本発明は合成器の数が少なく成る場合
が多く成る係数乗算回路を提案しようとするものである
。
が多く成る係数乗算回路を提案しようとするものである
。
本発明は、入力２進信号が供給される、２進係数に応じ
た互いにビットシフト数を異にするｍ＋１個のビットシ
フタＢＳｏ 、ＢＳ＋ 、ＢＳ２、−・・・・・・、Ｂ
Ｓｍと、そのｍ＋１個のビットシフタＢ Ｓｏ 、 Ｂ
Ｓ＋ 、Ｂ Ｓ２ 、””””’、ＢＳｍの出力を２
進係数に応じて順次加算又は減算するｍ個の合成器（Ｉ
Ｎ Ｉ＋ 、 Ａ Ｄ＋ ）、（ＩＮＩ２゜ＡＤ２）
、・・・・・・・・・・・・・・・、（ＩＮＩｍ、 Ａ
Ｄｍ）とを備え、そのｍ個の合成器（ＩＮＩ、、ＡＤ、
’）、（ＩＮ Ｉ２ 、 ＡＤ２ ） 、・−−・・（
Ｉ Ｎ Ｉ ｍ。
た互いにビットシフト数を異にするｍ＋１個のビットシ
フタＢＳｏ 、ＢＳ＋ 、ＢＳ２、−・・・・・・、Ｂ
Ｓｍと、そのｍ＋１個のビットシフタＢ Ｓｏ 、 Ｂ
Ｓ＋ 、Ｂ Ｓ２ 、””””’、ＢＳｍの出力を２
進係数に応じて順次加算又は減算するｍ個の合成器（Ｉ
Ｎ Ｉ＋ 、 Ａ Ｄ＋ ）、（ＩＮＩ２゜ＡＤ２）
、・・・・・・・・・・・・・・・、（ＩＮＩｍ、 Ａ
Ｄｍ）とを備え、そのｍ個の合成器（ＩＮＩ、、ＡＤ、
’）、（ＩＮ Ｉ２ 、 ＡＤ２ ） 、・−−・・（
Ｉ Ｎ Ｉ ｍ。
ＡＤｍ）の内の最終段の合成器（ＩＮＩｍ。
ＡＤｍ）から、入力２進信号に２進係数が乗算された出
力２進信号が出力される。
力２進信号が出力される。
上述せる本発明によれば、ｍ個の合成器（ＩＮＩＩ 、
ＡＤ＋ ）、（ＩＮＩ２．ＡＤ２＞、・・・・・・・・
・・・・・・・ （ＩＮＩｍ、ＡＤｍ）の内の最終段の
合成器（ＩＮＩｍ、ＡＤｍ）から、入力２進信号に２進
係数が乗算された出力２進信号が出力される。
ＡＤ＋ ）、（ＩＮＩ２．ＡＤ２＞、・・・・・・・・
・・・・・・・ （ＩＮＩｍ、ＡＤｍ）の内の最終段の
合成器（ＩＮＩｍ、ＡＤｍ）から、入力２進信号に２進
係数が乗算された出力２進信号が出力される。
以下に、第Ｆ図を参照して、本発明の実施例を詳細に説
明しよう。Ｔｉｎは入力並列２進信号が供給される入力
端子である。ＢＳｏ、ＢＳ、 、ＢＳ２、・・・・・・
・・・・・・、ＢＳｍは、入力端子Ｔｉｎからの入力並
列２進信号が共通に供給されるｒｌ＋１個のビットシフ
タで、その各ビットシフタＢＳθ、ＢＳｌ、ＢＳ２、・
・・・・・、ＢＳｍのビットシフト数Ｎｏ、Ｎ、、Ｎ２
、・・・・・・、Ｎｍは互いに異なっている。このヒツ
トシフタの個数及びビットシフト数Ｎｏ、Ｎ、、Ｎ２、
・・・・・・・・・、Ｎｍは、入力並列２進信号に乗算
される２進係数によって決定される。ここでは、Ｎｏ
＜Ｎｌ ＜Ｎ２ 、・・・・・・・・・、＜Ｎｍである
。
明しよう。Ｔｉｎは入力並列２進信号が供給される入力
端子である。ＢＳｏ、ＢＳ、 、ＢＳ２、・・・・・・
・・・・・・、ＢＳｍは、入力端子Ｔｉｎからの入力並
列２進信号が共通に供給されるｒｌ＋１個のビットシフ
タで、その各ビットシフタＢＳθ、ＢＳｌ、ＢＳ２、・
・・・・・、ＢＳｍのビットシフト数Ｎｏ、Ｎ、、Ｎ２
、・・・・・・、Ｎｍは互いに異なっている。このヒツ
トシフタの個数及びビットシフト数Ｎｏ、Ｎ、、Ｎ２、
・・・・・・・・・、Ｎｍは、入力並列２進信号に乗算
される２進係数によって決定される。ここでは、Ｎｏ
＜Ｎｌ ＜Ｎ２ 、・・・・・・・・・、＜Ｎｍである
。
各ビットシフタＢＳｏ、ＢＳ４、ＢＳ２、・・・・・・
・・・・・・、ＢＳｍの出力が、夫々反転・非反転回路
ＩＮ１．．ＩＮＩ、 、ｌＮｌ２ 、・・・・・・、Ｉ
ＮＩｍに供給される。そして、反転・非反転回路ＩＮ１
．、ＩＮＩ、の出力が加算器ＡＤ、に供給されて加算さ
れ、加算器ＡＤ、の出力及び反転・非反転回路ｌＮｌ２
の出力が加算器ＡＤ２に供給されて加算され、・・・・
・・・・・、最終段の加算器ＡＤｍから、入力２進信号
に２進係数が乗算された出力２進信号が出力され、これ
が出力端子Ｔｏｕｔに供給される。
・・・・・・、ＢＳｍの出力が、夫々反転・非反転回路
ＩＮ１．．ＩＮＩ、 、ｌＮｌ２ 、・・・・・・、Ｉ
ＮＩｍに供給される。そして、反転・非反転回路ＩＮ１
．、ＩＮＩ、の出力が加算器ＡＤ、に供給されて加算さ
れ、加算器ＡＤ、の出力及び反転・非反転回路ｌＮｌ２
の出力が加算器ＡＤ２に供給されて加算され、・・・・
・・・・・、最終段の加算器ＡＤｍから、入力２進信号
に２進係数が乗算された出力２進信号が出力され、これ
が出力端子Ｔｏｕｔに供給される。
次に、１０進係数及び２進係数の関係について述べる。
１０進数で表される係数Ａは、次式に示ず如く、互いに
票数を異にする２の幕乗に定数＋１又は−１を乗算した
もの和で表すことができる。
票数を異にする２の幕乗に定数＋１又は−１を乗算した
もの和で表すことができる。
Ａ−ＫＯ２Ｎ°十に１２Ｎ１十に２２Ｎ″士・・・・・
・・・・・・・・・・・・・・・・・・・十Ｋｍ２Ｎ−
（３）但し、Ｎｏ；／：Ｎ１ ≠Ｎ２≠・・・・・・・
・・・・・≠ＮｍＮｏ＜Ｎ１ 〈Ｎ２〈・・・・・・・
・・・・・＜ＮｍＫｏＸＫｌ、Ｎ２、・・・・・・・・
・・・・、Ｋｍ：＋１又は−１の定数。
・・・・・・・・・・・・・・・・・・・十Ｋｍ２Ｎ−
（３）但し、Ｎｏ；／：Ｎ１ ≠Ｎ２≠・・・・・・・
・・・・・≠ＮｍＮｏ＜Ｎ１ 〈Ｎ２〈・・・・・・・
・・・・・＜ＮｍＫｏＸＫｌ、Ｎ２、・・・・・・・・
・・・・、Ｋｍ：＋１又は−１の定数。
このとき、Ｎｍは次式を満足する値である。
２ｕ−−２Ｎ−−＋＜Ａ＜２ｕ−＋’ＩＮ＝−’
（４）１０進数で表される係数Ａを構成する２の墓乗
を求めるには、第２図ａに示す如く、Ａｏ＝Ａと置き、
Ａｏが２Ｎと２Ｎ゛１との間にあるとき、その中点２Ｎ
＋２Ｎ／２のどちら側にあるかを判断する。そして、第
２図ａに示ず如く、Ａｏが２Ｎと２Ｎ＋２Ｎ／２との間
にあるときは、Ａｏ−２’＝Ａｌ と置くと共に、Ａ１
が正であるのでＫＯ＝＋１とし、以降上述の動作を繰り
返す。同様に、１０進数で表される係数Ｂを構成する２
の幕乗を求めるには、第２図すに示ず如く、Ｂｏ＝Ｂと
置き、Ｂｏが２Ｎ−１と２Ｎとの間にあるとき、その中
点２Ｎ−２＝／２のどちら側にあるかを判断する。
（４）１０進数で表される係数Ａを構成する２の墓乗
を求めるには、第２図ａに示す如く、Ａｏ＝Ａと置き、
Ａｏが２Ｎと２Ｎ゛１との間にあるとき、その中点２Ｎ
＋２Ｎ／２のどちら側にあるかを判断する。そして、第
２図ａに示ず如く、Ａｏが２Ｎと２Ｎ＋２Ｎ／２との間
にあるときは、Ａｏ−２’＝Ａｌ と置くと共に、Ａ１
が正であるのでＫＯ＝＋１とし、以降上述の動作を繰り
返す。同様に、１０進数で表される係数Ｂを構成する２
の幕乗を求めるには、第２図すに示ず如く、Ｂｏ＝Ｂと
置き、Ｂｏが２Ｎ−１と２Ｎとの間にあるとき、その中
点２Ｎ−２＝／２のどちら側にあるかを判断する。
そして、第２図すに示す如く、ＢＯが２Ｎ−２”／２と
２Ｎとの間にあるときは、Ｂｏ−２Ｎ＝Ｂ、 と置くと
共に、Ｂ１が負でるのでＫｏ＝１とし、以降上述の動作
を繰り返す。
２Ｎとの間にあるときは、Ｂｏ−２Ｎ＝Ｂ、 と置くと
共に、Ｂ１が負でるのでＫｏ＝１とし、以降上述の動作
を繰り返す。
１０進数で表される係数として、ｌ、２、・・・・・・
・・・・・・、１０２４を考えた場合、加算器の数が夫
々０．１．２、・・・・・・・・・、９と成る係数の個
数は、第６図の表図の上辺に示す如くであって、従来例
に比べて多数の加算器を必要とする係数の個数が少ない
ことが分かる。
・・・・・・、１０２４を考えた場合、加算器の数が夫
々０．１．２、・・・・・・・・・、９と成る係数の個
数は、第６図の表図の上辺に示す如くであって、従来例
に比べて多数の加算器を必要とする係数の個数が少ない
ことが分かる。
尚、第６図の表図において、左辺及び上辺を除いた部分
は、夫々左辺及び上辺に属する係数の個数を表している
。
は、夫々左辺及び上辺に属する係数の個数を表している
。
この第６図の表図から次のことが分かる。従来の係数乗
算回路では、加算器の数の平均は、５個であるのに対し
、本発明の場合は、３．７８個と少なく成っている。又
、従来例と本願発明の場合を比較すると、同じ２進係数
を表す場合、加算器の数が同じと成る係数の個数は４４
１個、加算器の数が減少する係数の個数が５８３個と成
っている。
算回路では、加算器の数の平均は、５個であるのに対し
、本発明の場合は、３．７８個と少なく成っている。又
、従来例と本願発明の場合を比較すると、同じ２進係数
を表す場合、加算器の数が同じと成る係数の個数は４４
１個、加算器の数が減少する係数の個数が５８３個と成
っている。
次に、第１図の実施例における１０進数の係数から２進
数の係数を求める手順を、第３図のフローチャー１〜を
用いて説明する。ステップ５Ｔ−１より、１０進数の係
数から２進数の係数を求める手順が開始され、先ず、ス
テップ５Ｔ−２に進む。
数の係数を求める手順を、第３図のフローチャー１〜を
用いて説明する。ステップ５Ｔ−１より、１０進数の係
数から２進数の係数を求める手順が開始され、先ず、ス
テップ５Ｔ−２に進む。
ステップ５Ｔ−２では、１０進数の係数Ａを入力すると
共に、定数Ｋｘを０と置く。ステップＳＴ３で、Ａ≠０
か否かが判断され、ＫＯ１即ち、Ａ＝０であれば、ステ
ップＳ Ｔ −５で手順の終了と成り、ＹＥＳであれば
ステップ５Ｔ−４に進む。
共に、定数Ｋｘを０と置く。ステップＳＴ３で、Ａ≠０
か否かが判断され、ＫＯ１即ち、Ａ＝０であれば、ステ
ップＳ Ｔ −５で手順の終了と成り、ＹＥＳであれば
ステップ５Ｔ−４に進む。
ステップ５Ｔ−４では、２Ｎ≦ｌ Ａ Ｉ ＜ ２Ｎ＋
１を満足するＮを求めた後、ステップ５Ｔ−６に進む。
１を満足するＮを求めた後、ステップ５Ｔ−６に進む。
ステップ５Ｔ−６では、（３／２）２’ ＜ ｌ Ａで
あるか否かが判断され、ＮＯであればステップ５Ｔ−８
に進んでＮをそのままとし、ＹＥＳであればステップ５
Ｔ−７に進んで ＮをＮ−１−１に置き換える。ステッ
プ５Ｔ−１，８の後はステップ５Ｔ−９に進んでＡ＞０
か否かが判断され、ＮＯであれば、ステップ５Ｔ−１１
に進んで定数Ｋｘを−１にし、ＹＥＳであればステップ
ＳＴ−１０に進んでＫｘ＝１にする。ステップ５Ｔ−１
０，１１の後はステップ５Ｔ−１２に進んで、ＡをＡ−
２Ｎに置き換えた後、再びステップ５Ｔ−３に戻り、ス
テップ５Ｔ−５の終了に至まで、上述の手順を繰り返す
。
あるか否かが判断され、ＮＯであればステップ５Ｔ−８
に進んでＮをそのままとし、ＹＥＳであればステップ５
Ｔ−７に進んで ＮをＮ−１−１に置き換える。ステッ
プ５Ｔ−１，８の後はステップ５Ｔ−９に進んでＡ＞０
か否かが判断され、ＮＯであれば、ステップ５Ｔ−１１
に進んで定数Ｋｘを−１にし、ＹＥＳであればステップ
ＳＴ−１０に進んでＫｘ＝１にする。ステップ５Ｔ−１
０，１１の後はステップ５Ｔ−１２に進んで、ＡをＡ−
２Ｎに置き換えた後、再びステップ５Ｔ−３に戻り、ス
テップ５Ｔ−５の終了に至まで、上述の手順を繰り返す
。
上述せる本発明係数乗算回路によれば、入力２進信号が
供給される、２進係数に応したσいにビソトシフト数を
異にするｍ＋１個のビットシフタと、そのｍ ＋１ ｆ
ｌ）ｉｔのピントシフタの出力を２進係数に応じて順次
加算又は減算するｍ個の合成器とを備え、そのｍ個の合
成器の内の最終段の合成器から、入力２進信号に２進係
数が乗算された出力２進信号が出力されるようにしたの
で、２進係数に応じた合成器の個数が少なく成る可能性
の高いものを得ることができる。
供給される、２進係数に応したσいにビソトシフト数を
異にするｍ＋１個のビットシフタと、そのｍ ＋１ ｆ
ｌ）ｉｔのピントシフタの出力を２進係数に応じて順次
加算又は減算するｍ個の合成器とを備え、そのｍ個の合
成器の内の最終段の合成器から、入力２進信号に２進係
数が乗算された出力２進信号が出力されるようにしたの
で、２進係数に応じた合成器の個数が少なく成る可能性
の高いものを得ることができる。
尚、合成器が加算器及び反転・非反転回路から成る場合
、加算器は反転・非反転回路に比べて、遥かにケート規
模が大きいので、反転・非反転回路が付加されても、加
算器の減少による効果は大きい。
、加算器は反転・非反転回路に比べて、遥かにケート規
模が大きいので、反転・非反転回路が付加されても、加
算器の減少による効果は大きい。
第１図は本発明の実施例を示すブロック線図、第２図は
実施例の説明図、第３図は実施例の１０進数の係数から
２進数の係数を求める手順を示すフローチャート、第４
図は従来例を示すブロック線図、第５図は従来例の説明
図、第６図は従来例及び本発明の場合の加算器の数及び
係数の個数の関係示す表図である。 Ｂ Ｓｏ 、 Ｂ Ｓ＋ 、Ｂ Ｓ２ 、””・・・”
、ＢＳｍばビットシフタ、ｌＮｌ０．ＩＮＩ、 、ＩＮ
Ｉ２、・・・・・・・・・・・・ ＩＮＩｍは反転・非
反転回路、ＡＤ、、ＡＤ２、・・・・・・・・・・・・
、ＡＤｍは加算器である。
実施例の説明図、第３図は実施例の１０進数の係数から
２進数の係数を求める手順を示すフローチャート、第４
図は従来例を示すブロック線図、第５図は従来例の説明
図、第６図は従来例及び本発明の場合の加算器の数及び
係数の個数の関係示す表図である。 Ｂ Ｓｏ 、 Ｂ Ｓ＋ 、Ｂ Ｓ２ 、””・・・”
、ＢＳｍばビットシフタ、ｌＮｌ０．ＩＮＩ、 、ＩＮ
Ｉ２、・・・・・・・・・・・・ ＩＮＩｍは反転・非
反転回路、ＡＤ、、ＡＤ２、・・・・・・・・・・・・
、ＡＤｍは加算器である。
Claims (1)
- 【特許請求の範囲】 入力２進信号が供給される、２進係数に応じた互いにビ
ットシフト数を異にするｍ＋１個のビットシフタと、 該ｍ＋１個のビットシフタの出力を上記２進係数に応じ
て順次加算又は減算するｍ個の合成器とを備え、 該ｍ個の合成器の内の最終段の合成器から、上記入力２
進信号に上記２進係数が乗算された出力２進信号が出力
されるようにしたことを特徴とする係数乗算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160230A JPH0449419A (ja) | 1990-06-19 | 1990-06-19 | 係数乗算回路 |
| KR1019910009744A KR100233554B1 (ko) | 1990-06-19 | 1991-06-13 | 계수승산회로 |
| US07/715,658 US5243552A (en) | 1990-06-19 | 1991-06-14 | Coefficient multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160230A JPH0449419A (ja) | 1990-06-19 | 1990-06-19 | 係数乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449419A true JPH0449419A (ja) | 1992-02-18 |
Family
ID=15710520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160230A Pending JPH0449419A (ja) | 1990-06-19 | 1990-06-19 | 係数乗算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5243552A (ja) |
| JP (1) | JPH0449419A (ja) |
| KR (1) | KR100233554B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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