JP2000047852A - 乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタ - Google Patents
乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタInfo
- Publication number
- JP2000047852A JP2000047852A JP10210835A JP21083598A JP2000047852A JP 2000047852 A JP2000047852 A JP 2000047852A JP 10210835 A JP10210835 A JP 10210835A JP 21083598 A JP21083598 A JP 21083598A JP 2000047852 A JP2000047852 A JP 2000047852A
- Authority
- JP
- Japan
- Prior art keywords
- multiplication
- coefficient
- multiplier
- multiplicand
- shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 25
- 238000010586 diagram Methods 0.000 description 14
- 238000009825 accumulation Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】 より簡単な構成の乗算回路を提供する。
【解決手段】 本発明の乗算装置は、被乗数Ｘと２つの
固定係数Ｃ１又はＣ２（但し、Ｃ１＞Ｃ２の関係を満足
する）の乗算処理を実行する乗算装置であって、被乗数
Ｘと２つの固定係数Ｃ１，Ｃ２の平均値ＣＡの乗算を行
う乗算器と、上記固定係数Ｃ１からＣＡを差し引いて求
まる残余係数であって、値が”１”のビットデータの位
置に応じて被乗数Ｘを桁上げしたデータの累算を求める
シフタと、固定係数Ｃ１及びＣ２の内、何れか一方の固
定係数による乗算結果を選択する選択手段であって、固
定係数Ｃ１の選択時、上記乗算器による乗算結果に、上
記シフタにより求められた累算値を加算したデータを出
力し、固定係数Ｃ２の選択時、上記乗算器による乗算結
果に、上記シフタにより求められた累算値を減算したデ
ータを出力する選択手段とを備えることを特徴とする。
固定係数Ｃ１又はＣ２（但し、Ｃ１＞Ｃ２の関係を満足
する）の乗算処理を実行する乗算装置であって、被乗数
Ｘと２つの固定係数Ｃ１，Ｃ２の平均値ＣＡの乗算を行
う乗算器と、上記固定係数Ｃ１からＣＡを差し引いて求
まる残余係数であって、値が”１”のビットデータの位
置に応じて被乗数Ｘを桁上げしたデータの累算を求める
シフタと、固定係数Ｃ１及びＣ２の内、何れか一方の固
定係数による乗算結果を選択する選択手段であって、固
定係数Ｃ１の選択時、上記乗算器による乗算結果に、上
記シフタにより求められた累算値を加算したデータを出
力し、固定係数Ｃ２の選択時、上記乗算器による乗算結
果に、上記シフタにより求められた累算値を減算したデ
ータを出力する選択手段とを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、被乗数と複数の固
定係数に対する乗算処理を行い、選択した固定係数につ
いての乗算結果を出力する乗算装置、該乗算装置を複数
備える固定係数型ＦＩＲディジタルフィルタに関する。
定係数に対する乗算処理を行い、選択した固定係数につ
いての乗算結果を出力する乗算装置、該乗算装置を複数
備える固定係数型ＦＩＲディジタルフィルタに関する。
【０００２】
【従来の技術】従来、固定係数型ＦＩＲディジタルフィ
ルタ等に使用される乗算装置として、被乗数と複数の固
定係数に対する乗算処理を行い、選択した固定係数につ
いての乗算結果を出力する乗算装置が知られている。図
１１は、２つの固定係数Ｃ１，Ｃ２に対して乗算処理を
行い、２つの乗算結果の内、選択した固定係数について
の乗算結果を出力する乗算装置５００の構成を示す。乗
算装置５００は、２つの乗算器５０，５１を備える。乗
算器５０は、被乗数Ｘと固定係数Ｃ１の乗算を行い、該
乗算の結果をセレクタ５２に出力する。乗算器５１は、
被乗数Ｘと係数Ｃ２の乗算を行い、該乗算の結果をセレ
クタ５２に出力する。セレクタ５２は、使用する固定係
数に応じて設定されるセレクタ制御信号に基づいて乗算
器５０及び５１の内の１つを選択し、選択した乗算器５
０又は５１からの出力を乗算結果として出力する。
ルタ等に使用される乗算装置として、被乗数と複数の固
定係数に対する乗算処理を行い、選択した固定係数につ
いての乗算結果を出力する乗算装置が知られている。図
１１は、２つの固定係数Ｃ１，Ｃ２に対して乗算処理を
行い、２つの乗算結果の内、選択した固定係数について
の乗算結果を出力する乗算装置５００の構成を示す。乗
算装置５００は、２つの乗算器５０，５１を備える。乗
算器５０は、被乗数Ｘと固定係数Ｃ１の乗算を行い、該
乗算の結果をセレクタ５２に出力する。乗算器５１は、
被乗数Ｘと係数Ｃ２の乗算を行い、該乗算の結果をセレ
クタ５２に出力する。セレクタ５２は、使用する固定係
数に応じて設定されるセレクタ制御信号に基づいて乗算
器５０及び５１の内の１つを選択し、選択した乗算器５
０又は５１からの出力を乗算結果として出力する。
【０００３】
【発明が解決しようとする課題】上記従来の乗算装置５
００では、固定係数と同じ数の乗算器を必要とし、装置
の規模が大きくなるといった問題を有していた。
００では、固定係数と同じ数の乗算器を必要とし、装置
の規模が大きくなるといった問題を有していた。
【０００４】本発明は、２つの固定係数に対する乗算処
理を行い、該乗算結果の内、選択した固定係数について
の乗算結果を出力する乗算装置であって、より簡単な構
成からなる乗算装置、及び、該乗算装置を複数備える固
定係数型ＦＩＲディジタルフィルタを提供することを目
的とする。
理を行い、該乗算結果の内、選択した固定係数について
の乗算結果を出力する乗算装置であって、より簡単な構
成からなる乗算装置、及び、該乗算装置を複数備える固
定係数型ＦＩＲディジタルフィルタを提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明の第１の乗算装置
は、被乗数Ｘと２つの固定係数Ｃ１，Ｃ２（但し、Ｃ１
＞Ｃ２である）との乗算を実行し、該乗算結果の内、選
択した上記固定係数Ｃ１又はＣ２についての乗算結果を
出力する乗算装置であって、被乗数Ｘと上記固定係数Ｃ
１及びＣ２の平均値ＣＡとの乗算を行う乗算器と、上記
固定係数Ｃ１から上記平均値ＣＡを差し引いて求まる残
余係数であって、値が”１”のビットデータの位置に応
じて被乗数Ｘを桁上げして出力する１以上のシフト回路
と、上記１以上のシフト回路から出力されるシフトデー
タの累計を求める加算器で構成されるシフタと、所定の
制御信号に基づいて、上記固定係数Ｃ１又はＣ２を選択
する選択手段であって、固定係数Ｃ１を選択する場合、
上記乗算器による乗算結果に、上記シフタにより求めら
れた累算値を加算したデータを出力し、固定係数Ｃ２を
選択する場合、上記乗算器による乗算結果から、上記シ
フタにより求められた累算値を減算したデータを出力す
る選択手段とを備えることを特徴とする。
は、被乗数Ｘと２つの固定係数Ｃ１，Ｃ２（但し、Ｃ１
＞Ｃ２である）との乗算を実行し、該乗算結果の内、選
択した上記固定係数Ｃ１又はＣ２についての乗算結果を
出力する乗算装置であって、被乗数Ｘと上記固定係数Ｃ
１及びＣ２の平均値ＣＡとの乗算を行う乗算器と、上記
固定係数Ｃ１から上記平均値ＣＡを差し引いて求まる残
余係数であって、値が”１”のビットデータの位置に応
じて被乗数Ｘを桁上げして出力する１以上のシフト回路
と、上記１以上のシフト回路から出力されるシフトデー
タの累計を求める加算器で構成されるシフタと、所定の
制御信号に基づいて、上記固定係数Ｃ１又はＣ２を選択
する選択手段であって、固定係数Ｃ１を選択する場合、
上記乗算器による乗算結果に、上記シフタにより求めら
れた累算値を加算したデータを出力し、固定係数Ｃ２を
選択する場合、上記乗算器による乗算結果から、上記シ
フタにより求められた累算値を減算したデータを出力す
る選択手段とを備えることを特徴とする。
【０００６】本発明の第２の乗算装置は、上記第１の乗
算装置において、上記乗算器のかわりに、上記平均値Ｃ
Ａであって、値が”１”のビットデータの位置に応じて
被乗数Ｘを桁上げして出力する１以上のシフト回路と、
上記１以上のシフト回路から出力されるシフトデータの
累計を求める加算器で構成されるシフタを備えることを
特徴とする。
算装置において、上記乗算器のかわりに、上記平均値Ｃ
Ａであって、値が”１”のビットデータの位置に応じて
被乗数Ｘを桁上げして出力する１以上のシフト回路と、
上記１以上のシフト回路から出力されるシフトデータの
累計を求める加算器で構成されるシフタを備えることを
特徴とする。
【０００７】本発明のディジタルフィルタは、上記第１
又は第２の乗算装置を複数備える固定係数型ＦＩＲディ
ジタルフィルタであって、上記複数の乗算装置用のシフ
タとして、上記複数の乗算装置の残余係数のデータにつ
いて、２以上の残余係数間で共通するビットデータであ
って、値が”１”のビットデータの位置に応じて被乗数
Ｘを桁上げして出力する１以上のシフト回路と、上記１
以上のシフト回路から出力されるシフトデータの累計を
求める加算器で構成されるシフタと、残余係数から前記
共通するビットデータを差し引いて求められるビットデ
ータであって、値が”１”のビットデータの位置に応じ
て被乗数Ｘを桁上げして出力する１以上のシフト回路
と、上記１以上のシフト回路から出力されるシフトデー
タの累計を求める加算器で構成されるシフタとを備える
ことを特徴とする。
又は第２の乗算装置を複数備える固定係数型ＦＩＲディ
ジタルフィルタであって、上記複数の乗算装置用のシフ
タとして、上記複数の乗算装置の残余係数のデータにつ
いて、２以上の残余係数間で共通するビットデータであ
って、値が”１”のビットデータの位置に応じて被乗数
Ｘを桁上げして出力する１以上のシフト回路と、上記１
以上のシフト回路から出力されるシフトデータの累計を
求める加算器で構成されるシフタと、残余係数から前記
共通するビットデータを差し引いて求められるビットデ
ータであって、値が”１”のビットデータの位置に応じ
て被乗数Ｘを桁上げして出力する１以上のシフト回路
と、上記１以上のシフト回路から出力されるシフトデー
タの累計を求める加算器で構成されるシフタとを備える
ことを特徴とする。
【０００８】
【発明の実施の形態】（１）実施の形態１ (1-1)乗算装置の全体構成 以下、添付の図面を用いて、実施の形態１にかかる乗算
装置１００について説明する。乗算装置１００は、被乗
数Ｘと２つの固定係数Ｃ１（＝１００１１０１０）及び
Ｃ２（＝０１１１００１０）との乗算を行い、該２つの
乗算結果の内、セレクタ制御信号により選択された固定
係数Ｃ１又はＣ２に関する乗算結果を出力する。
装置１００について説明する。乗算装置１００は、被乗
数Ｘと２つの固定係数Ｃ１（＝１００１１０１０）及び
Ｃ２（＝０１１１００１０）との乗算を行い、該２つの
乗算結果の内、セレクタ制御信号により選択された固定
係数Ｃ１又はＣ２に関する乗算結果を出力する。
【０００９】まず、乗算装置１００において実行する乗
算方法について説明する。上記固定係数Ｃ１及びＣ２の
内、同じ値を持つビットのデータ”０００１００１０”
を共通係数Ａとすると、固定係数Ｃ１は、共通係数Ａ
（＝０００１００１０）＋残余係数Ｂ（＝１０００１０
００）と表され、固定係数Ｃ２は、共通係数Ａ（＝００
０１００１０）＋残余係数Ｃ（＝０１１０００００）と
表される。
算方法について説明する。上記固定係数Ｃ１及びＣ２の
内、同じ値を持つビットのデータ”０００１００１０”
を共通係数Ａとすると、固定係数Ｃ１は、共通係数Ａ
（＝０００１００１０）＋残余係数Ｂ（＝１０００１０
００）と表され、固定係数Ｃ２は、共通係数Ａ（＝００
０１００１０）＋残余係数Ｃ（＝０１１０００００）と
表される。
【００１０】上記場合において、固定係数Ｃ１及びＣ２
の平均値は、（Ｃ１＋Ｃ２）／２＝（２Ａ＋Ｂ＋Ｃ）／
２＝Ａ＋（Ｂ＋Ｃ）／２と表される。以下、上記固定係
数Ｃ１及びＣ２の平均値を平均共通係数ＣＡと表す。固
定係数Ｃ１を上記平均共通係数ＣＡを用いて表すと、Ｃ
１＝Ａ＋Ｂ＝Ａ＋（Ｂ＋Ｃ）／２＋（Ｂ−Ｃ）／２＝Ｃ
Ａ＋（Ｂ−Ｃ）／２となる。同様に、固定係数Ｃ２を上
記平均共通係数ＣＡで表すと、Ｃ２＝Ａ＋Ｃ＝Ａ＋（Ｂ
＋Ｃ）／２−（Ｂ−Ｃ）／２＝ＣＡ−（Ｂ−Ｃ）／２と
なる。
の平均値は、（Ｃ１＋Ｃ２）／２＝（２Ａ＋Ｂ＋Ｃ）／
２＝Ａ＋（Ｂ＋Ｃ）／２と表される。以下、上記固定係
数Ｃ１及びＣ２の平均値を平均共通係数ＣＡと表す。固
定係数Ｃ１を上記平均共通係数ＣＡを用いて表すと、Ｃ
１＝Ａ＋Ｂ＝Ａ＋（Ｂ＋Ｃ）／２＋（Ｂ−Ｃ）／２＝Ｃ
Ａ＋（Ｂ−Ｃ）／２となる。同様に、固定係数Ｃ２を上
記平均共通係数ＣＡで表すと、Ｃ２＝Ａ＋Ｃ＝Ａ＋（Ｂ
＋Ｃ）／２−（Ｂ−Ｃ）／２＝ＣＡ−（Ｂ−Ｃ）／２と
なる。
【００１１】以下、（Ｂ−Ｃ）／２を残余係数として取
り扱う。被乗数Ｘと固定係数Ｃ１との乗算結果は、被乗
数Ｘと平均共通係数ＣＡの乗算結果に、被乗数Ｘと残余
係数（Ｂ−Ｃ）／２の乗算結果を加算した値となる。ま
た、被乗数Ｘと固定係数Ｃ２との乗算結果は、被乗数Ｘ
と平均共通係数ＣＡの乗算結果から、被乗数Ｘと残余係
数（Ｂ−Ｃ）／２の乗算結果を減算した値になる。
り扱う。被乗数Ｘと固定係数Ｃ１との乗算結果は、被乗
数Ｘと平均共通係数ＣＡの乗算結果に、被乗数Ｘと残余
係数（Ｂ−Ｃ）／２の乗算結果を加算した値となる。ま
た、被乗数Ｘと固定係数Ｃ２との乗算結果は、被乗数Ｘ
と平均共通係数ＣＡの乗算結果から、被乗数Ｘと残余係
数（Ｂ−Ｃ）／２の乗算結果を減算した値になる。
【００１２】乗算装置１００は、上記平均共通係数ＣＡ
及び残余係数（Ｂ−Ｃ）／２を用いて、被乗数Ｘと、固
定係数Ｃ１及びＣ２の乗算処理を実行し、該乗算結果の
内、選択した固定係数Ｃ１又はＣ２についての乗算結果
を出力する。
及び残余係数（Ｂ−Ｃ）／２を用いて、被乗数Ｘと、固
定係数Ｃ１及びＣ２の乗算処理を実行し、該乗算結果の
内、選択した固定係数Ｃ１又はＣ２についての乗算結果
を出力する。
【００１３】図１は、乗算装置１００の構成を示す図で
ある。平均共通係数ＣＡ出力回路１は、上記固定係数Ｃ
１，Ｃ２の平均値（Ｃ１＋Ｃ２）／２を算出し、該算出
した平均値（＝１００００１１０）を平均共通係数ＣＡ
として乗算器２に出力する。なお、平均共通係数ＣＡ
は、上記出力回路１において算出する他、外部から乗算
器２に直接入力する構成を採用しても良いし、ソフトウ
ェアによる演算により上記平均値を求め、該求めた平均
値を平均共通係数ＣＡとして乗算器２に出力する構成を
採用しても良い。
ある。平均共通係数ＣＡ出力回路１は、上記固定係数Ｃ
１，Ｃ２の平均値（Ｃ１＋Ｃ２）／２を算出し、該算出
した平均値（＝１００００１１０）を平均共通係数ＣＡ
として乗算器２に出力する。なお、平均共通係数ＣＡ
は、上記出力回路１において算出する他、外部から乗算
器２に直接入力する構成を採用しても良いし、ソフトウ
ェアによる演算により上記平均値を求め、該求めた平均
値を平均共通係数ＣＡとして乗算器２に出力する構成を
採用しても良い。
【００１４】乗算器２は、被乗数Ｘと平均共通係数ＣＡ
との乗算を行い、当該乗算結果を仮乗算結果Ｙ１として
加算器４及び減算器５に出力する。シフタ３は、被乗数
Ｘと残余係数（Ｂ−Ｃ）／２との乗算を行い、当該乗算
結果を残余係数乗算結果Ｙ２として加算器４及び減算器
５に出力する。
との乗算を行い、当該乗算結果を仮乗算結果Ｙ１として
加算器４及び減算器５に出力する。シフタ３は、被乗数
Ｘと残余係数（Ｂ−Ｃ）／２との乗算を行い、当該乗算
結果を残余係数乗算結果Ｙ２として加算器４及び減算器
５に出力する。
【００１５】セレクタ制御回路７は、使用する固定係数
の値に応じて所定のセレクタ制御信号を出力する。セレ
クタ６は、セレクタ制御回路７から出力されるセレクタ
制御信号に基づいて、加算器４又は減算器５からの出力
を選択し、選択した加算器４又は減算器５からの出力を
乗算結果として出力する。
の値に応じて所定のセレクタ制御信号を出力する。セレ
クタ６は、セレクタ制御回路７から出力されるセレクタ
制御信号に基づいて、加算器４又は減算器５からの出力
を選択し、選択した加算器４又は減算器５からの出力を
乗算結果として出力する。
【００１６】(1-2)乗算器の構成 図２に示すように、乗算器２は、被乗数Ｘを１ビットづ
つ順に桁上げした合計７個のシフトデータを生成し、被
乗数Ｘ及び前記７個のシフトデータのうち、対応する平
均共通係数ＣＡのビットデータの値が”１”のシフトデ
ータの累算を求める。
つ順に桁上げした合計７個のシフトデータを生成し、被
乗数Ｘ及び前記７個のシフトデータのうち、対応する平
均共通係数ＣＡのビットデータの値が”１”のシフトデ
ータの累算を求める。
【００１７】図３は、乗算器２の構成を示す図である。
被乗数Ｘは、２入力ＡＮＤゲート６７の一方の入力端子
に入力される。１ビットシフト回路６０は、被乗数Ｘの
値を１ビット桁上げしたシフトデータを、ＡＮＤゲート
６８の一方の入力端子に出力する。２ビットシフト回路
６１は、被乗数Ｘの値を２ビット桁上げしたシフトデー
タを、ＡＮＤゲート６９の一方の入力端子に出力する。
３ビットシフト回路６２は、被乗数Ｘの値を３ビット桁
上げしたシフトデータを、ＡＮＤゲート７０の一方の入
力端子に出力する。４ビットシフト回路６３は、被乗数
Ｘの値を４ビット桁上げしたシフトデータを、ＡＮＤゲ
ート７１の一方の入力端子に出力する。５ビットシフト
回路６４は、被乗数Ｘの値を５ビット桁上げしたシフト
データを、ＡＮＤゲート７２の一方の入力端子に出力す
る。６ビットシフト回路６５は、被乗数Ｘの値を６ビッ
ト桁上げしたシフトデータを、ＡＮＤゲート７３の一方
の入力端子に出力する。７ビットシフト回路６６は、被
乗数Ｘの値を７ビット桁上げしたシフトデータを、ＡＮ
Ｄゲート７４の一方の入力端子に出力する。
被乗数Ｘは、２入力ＡＮＤゲート６７の一方の入力端子
に入力される。１ビットシフト回路６０は、被乗数Ｘの
値を１ビット桁上げしたシフトデータを、ＡＮＤゲート
６８の一方の入力端子に出力する。２ビットシフト回路
６１は、被乗数Ｘの値を２ビット桁上げしたシフトデー
タを、ＡＮＤゲート６９の一方の入力端子に出力する。
３ビットシフト回路６２は、被乗数Ｘの値を３ビット桁
上げしたシフトデータを、ＡＮＤゲート７０の一方の入
力端子に出力する。４ビットシフト回路６３は、被乗数
Ｘの値を４ビット桁上げしたシフトデータを、ＡＮＤゲ
ート７１の一方の入力端子に出力する。５ビットシフト
回路６４は、被乗数Ｘの値を５ビット桁上げしたシフト
データを、ＡＮＤゲート７２の一方の入力端子に出力す
る。６ビットシフト回路６５は、被乗数Ｘの値を６ビッ
ト桁上げしたシフトデータを、ＡＮＤゲート７３の一方
の入力端子に出力する。７ビットシフト回路６６は、被
乗数Ｘの値を７ビット桁上げしたシフトデータを、ＡＮ
Ｄゲート７４の一方の入力端子に出力する。
【００１８】２入力ＡＮＤゲート６７，６８，６９，７
０，７１，７２，７３，及び７４の残りの入力端子に
は、平均共通係数ＣＡのｂｉｔ０，１，２，３，４，
５，６及び７のデータが入力される。ＡＮＤゲート６
７，６８，６９，７０，７１，７２，７３及び７４は、
入力される平均共通係数ＣＡのビットデータが”１”場
合、対応するシフト回路より出力されるシフトデータを
そのまま出力し、”０”の場合、”００００００００”
のデータを出力する。加算器７５は、各ＡＮＤゲート６
７〜７４から出力されるデータの累算を求め、加算結果
を乗算結果として出力する。
０，７１，７２，７３，及び７４の残りの入力端子に
は、平均共通係数ＣＡのｂｉｔ０，１，２，３，４，
５，６及び７のデータが入力される。ＡＮＤゲート６
７，６８，６９，７０，７１，７２，７３及び７４は、
入力される平均共通係数ＣＡのビットデータが”１”場
合、対応するシフト回路より出力されるシフトデータを
そのまま出力し、”０”の場合、”００００００００”
のデータを出力する。加算器７５は、各ＡＮＤゲート６
７〜７４から出力されるデータの累算を求め、加算結果
を乗算結果として出力する。
【００１９】(1-3)シフタの構成 図４は、シフタ３において実行する乗算処理の内容を示
す図であり、図５は、シフタ３の構成を示す図である。
シフタ３は、残余係数（Ｂ−Ｃ）／２（＝０００１０１
００）の内、値が”１”のビットデータの位置、即ちｂ
ｉｔ２及びｂｉｔ４に応じて被乗数Ｘを２ビット及び４
ビット桁上げして出力する２ビットシフト回路８０、４
ビットシフト回路８１、及び、各シフト回路から出力さ
れるシフトデータの累算を求める加算器８２より構成さ
れる。
す図であり、図５は、シフタ３の構成を示す図である。
シフタ３は、残余係数（Ｂ−Ｃ）／２（＝０００１０１
００）の内、値が”１”のビットデータの位置、即ちｂ
ｉｔ２及びｂｉｔ４に応じて被乗数Ｘを２ビット及び４
ビット桁上げして出力する２ビットシフト回路８０、４
ビットシフト回路８１、及び、各シフト回路から出力さ
れるシフトデータの累算を求める加算器８２より構成さ
れる。
【００２０】乗算器２の構成を示す図３、及び、シフタ
３の構成を示す図５を比較すれば明らかなように、シフ
タ３は、乗算器２に比べて非常に簡単な構成である。被
乗数Ｘと２つの固定係数Ｃ１及びＣ２の乗算処理を行う
のに、乗算器２と同じ構成の乗算器を２つ使用し、一方
の乗算器で被乗数Ｘと固定係数Ｃ１の乗算を行い、他方
の乗算器で被乗数Ｘと固定係数Ｃ２の乗算を行うかわり
に、乗算装置１００では、乗算器２及び該乗算器２より
も簡単な構成のシフタ３を用いて乗算を行う構成を採用
することで、装置の小型化及び低価格化を図ることがで
きる。
３の構成を示す図５を比較すれば明らかなように、シフ
タ３は、乗算器２に比べて非常に簡単な構成である。被
乗数Ｘと２つの固定係数Ｃ１及びＣ２の乗算処理を行う
のに、乗算器２と同じ構成の乗算器を２つ使用し、一方
の乗算器で被乗数Ｘと固定係数Ｃ１の乗算を行い、他方
の乗算器で被乗数Ｘと固定係数Ｃ２の乗算を行うかわり
に、乗算装置１００では、乗算器２及び該乗算器２より
も簡単な構成のシフタ３を用いて乗算を行う構成を採用
することで、装置の小型化及び低価格化を図ることがで
きる。
【００２１】なお、乗算器２を、シフタ３と同様に、平
均共通係数ＣＡ（＝１００００１１０）の内、値が”
１”のビットデータの位置に応じて被乗数Ｘを桁上げし
て出力する３つのシフト回路と、該シフト回路から出力
されるデータの累算を求める累算器で構成しても良い。
上記構成を採用することで、乗算装置１００の構成の一
層の簡単化、低コスト化を図ることができる。以下に説
明する実施の形態２にかかる乗算器２００、及び、実施
の形態３にかかるディジタルフィルタ３００で用いる第
１〜第３乗算回路についても同様である。
均共通係数ＣＡ（＝１００００１１０）の内、値が”
１”のビットデータの位置に応じて被乗数Ｘを桁上げし
て出力する３つのシフト回路と、該シフト回路から出力
されるデータの累算を求める累算器で構成しても良い。
上記構成を採用することで、乗算装置１００の構成の一
層の簡単化、低コスト化を図ることができる。以下に説
明する実施の形態２にかかる乗算器２００、及び、実施
の形態３にかかるディジタルフィルタ３００で用いる第
１〜第３乗算回路についても同様である。
【００２２】(1-4)乗算処理の流れ 図６は、上記実施の形態１の乗算装置１００が実行する
乗算処理をソフトウェアで実行する場合におけるフロー
チャートである。まず、被乗数Ｘと共通係数ＣＡの乗算
を実行して、仮乗算結果Ｙ１を求める（ステップＳ
１）。次に、被乗数Ｘと残余係数（Ｂ−Ｃ）／２の乗算
を実行して残余係数乗算結果Ｙ２を求める（ステップＳ
２）。
乗算処理をソフトウェアで実行する場合におけるフロー
チャートである。まず、被乗数Ｘと共通係数ＣＡの乗算
を実行して、仮乗算結果Ｙ１を求める（ステップＳ
１）。次に、被乗数Ｘと残余係数（Ｂ−Ｃ）／２の乗算
を実行して残余係数乗算結果Ｙ２を求める（ステップＳ
２）。
【００２３】固定係数Ｃ１が固定係数Ｃ２よりも大きく
（ステップＳ３でＹＥＳ）、かつ、求める乗算結果は係
数Ｃ１に対するものである場合には（ステップＳ４でＹ
ＥＳ）、上記仮乗算結果Ｙ１に残余係数乗算結果Ｙ２を
加算した値を乗算結果Ｙとして出力する（ステップＳ
５）。
（ステップＳ３でＹＥＳ）、かつ、求める乗算結果は係
数Ｃ１に対するものである場合には（ステップＳ４でＹ
ＥＳ）、上記仮乗算結果Ｙ１に残余係数乗算結果Ｙ２を
加算した値を乗算結果Ｙとして出力する（ステップＳ
５）。
【００２４】一方、固定係数Ｃ１が固定係数Ｃ２よりも
大きく（ステップＳ３でＹＥＳ）、かつ、求める乗算結
果は係数Ｃ２に対するものである場合には（ステップＳ
４でＮＯ）、上記仮乗算結果Ｙ１から残余係数乗算結果
Ｙ２を差し引いた値を乗算結果Ｙとして出力する（ステ
ップＳ７）。
大きく（ステップＳ３でＹＥＳ）、かつ、求める乗算結
果は係数Ｃ２に対するものである場合には（ステップＳ
４でＮＯ）、上記仮乗算結果Ｙ１から残余係数乗算結果
Ｙ２を差し引いた値を乗算結果Ｙとして出力する（ステ
ップＳ７）。
【００２５】固定係数Ｃ１がＣ２以下で（ステップＳ３
でＮＯ）、かつ、求める乗算結果は係数Ｃ２に対するも
のである場合には（ステップＳ６でＹＥＳ）、上記仮乗
算結果Ｙ１及び残余係数乗算結果Ｙ２の和を乗算結果Ｙ
として出力する（ステップＳ５）。
でＮＯ）、かつ、求める乗算結果は係数Ｃ２に対するも
のである場合には（ステップＳ６でＹＥＳ）、上記仮乗
算結果Ｙ１及び残余係数乗算結果Ｙ２の和を乗算結果Ｙ
として出力する（ステップＳ５）。
【００２６】一方、固定係数Ｃ１がＣ２以下で（ステッ
プＳ３でＮＯ）、かつ、求める乗算結果は係数Ｃ１に対
するものである場合には（ステップＳ６でＮＯ）、上記
仮乗算結果Ｙ１から残余係数乗算結果Ｙ２を差し引いた
値を乗算結果Ｙとして出力する（ステップＳ７）。
プＳ３でＮＯ）、かつ、求める乗算結果は係数Ｃ１に対
するものである場合には（ステップＳ６でＮＯ）、上記
仮乗算結果Ｙ１から残余係数乗算結果Ｙ２を差し引いた
値を乗算結果Ｙとして出力する（ステップＳ７）。
【００２７】図７は、被乗数Ｘと平均共通係数ＣＡの乗
算処理（図６、ステップＳ１）のフローチャートであ
る。まず、変数ｉ及び仮乗算結果Ｙ１の値を０に初期化
する（ステップＳ１０）。平均共通係数ＣＡのＬＳＢか
らｉビット目の値が１である場合（ステップＳ１１でＹ
ＥＳ）、仮乗算結果Ｙ１に被乗数Ｘを加算する（ステッ
プＳ１２）。平均共通係数ＣＡのＬＳＢからｉビット目
の値が０である場合（ステップＳ１１でＮＯ）、上記ス
テップＳ１２をスキップする。被乗数Ｘを１ビット桁上
げしたシフトデータを新たな被乗数Ｘとする（ステップ
Ｓ１３）。変数ｉに１を加算する（ステップＳ１４）。
変数ｉの値が平均共通係数ＣＡのビット数に満たない場
合には（ステップＳ１５でＮＯ）、上記ステップＳ１１
にもとる。一方、変数ｉの値が平均共通係数ＣＡのビッ
ト数以上の値になった場合には（ステップＳ１５でＹＥ
Ｓ）、乗算処理を終了し、リターンする。
算処理（図６、ステップＳ１）のフローチャートであ
る。まず、変数ｉ及び仮乗算結果Ｙ１の値を０に初期化
する（ステップＳ１０）。平均共通係数ＣＡのＬＳＢか
らｉビット目の値が１である場合（ステップＳ１１でＹ
ＥＳ）、仮乗算結果Ｙ１に被乗数Ｘを加算する（ステッ
プＳ１２）。平均共通係数ＣＡのＬＳＢからｉビット目
の値が０である場合（ステップＳ１１でＮＯ）、上記ス
テップＳ１２をスキップする。被乗数Ｘを１ビット桁上
げしたシフトデータを新たな被乗数Ｘとする（ステップ
Ｓ１３）。変数ｉに１を加算する（ステップＳ１４）。
変数ｉの値が平均共通係数ＣＡのビット数に満たない場
合には（ステップＳ１５でＮＯ）、上記ステップＳ１１
にもとる。一方、変数ｉの値が平均共通係数ＣＡのビッ
ト数以上の値になった場合には（ステップＳ１５でＹＥ
Ｓ）、乗算処理を終了し、リターンする。
【００２８】図８は、被乗数Ｘと残余係数（Ｂ−Ｃ）／
２の乗算処理（図６、ステップＳ２）のフローチャート
である。まず、残余係数乗算結果Ｙ２の値を０に初期化
する（ステップＳ２０）。変数ｊの値を残余係数（Ｂ−
Ｃ）／２のＬＳＢから一番近い値が”１”のデータのビ
ット数に設定する（ステップＳ２１）。被乗数Ｘをｊビ
ット桁上げした値を残余係数乗算結果Ｙ２に加算する
（ステップＳ２２）。残余係数（Ｂ−Ｃ）／２のＬＳＢ
からｊビット目より上位に”１”のビットがある場合に
は（ステップＳ２３でＹＥＳ）、変数ｊの値を次のビッ
ト数に設定した後に（ステップＳ２４）、上記ステップ
Ｓ２２に戻る。他方、残余係数（Ｂ−Ｃ）／２のＬＳＢ
からｊビット目より上位に”１”のビットが存在しない
場合（ステップＳ２３でＮＯ）、当該乗算処理を終了し
てリターンする。
２の乗算処理（図６、ステップＳ２）のフローチャート
である。まず、残余係数乗算結果Ｙ２の値を０に初期化
する（ステップＳ２０）。変数ｊの値を残余係数（Ｂ−
Ｃ）／２のＬＳＢから一番近い値が”１”のデータのビ
ット数に設定する（ステップＳ２１）。被乗数Ｘをｊビ
ット桁上げした値を残余係数乗算結果Ｙ２に加算する
（ステップＳ２２）。残余係数（Ｂ−Ｃ）／２のＬＳＢ
からｊビット目より上位に”１”のビットがある場合に
は（ステップＳ２３でＹＥＳ）、変数ｊの値を次のビッ
ト数に設定した後に（ステップＳ２４）、上記ステップ
Ｓ２２に戻る。他方、残余係数（Ｂ−Ｃ）／２のＬＳＢ
からｊビット目より上位に”１”のビットが存在しない
場合（ステップＳ２３でＮＯ）、当該乗算処理を終了し
てリターンする。
【００２９】（２）実施の形態２ 以下、実施の形態２にかかる乗算装置２００について説
明する。乗算装置２００は、上記実施の形態１の乗算回
路１００から減算器５を削除し、かわりにシフタ１１に
おいて算出した累算値を負数に変換して出力する変換部
１２（図９を参照）を設け、セレクタ制御信号により選
択される上記累算値又は累算値の負数と、乗算器１０
（図９を参照）における乗算結果との加算値を乗算結果
として出力することを特徴とする。
明する。乗算装置２００は、上記実施の形態１の乗算回
路１００から減算器５を削除し、かわりにシフタ１１に
おいて算出した累算値を負数に変換して出力する変換部
１２（図９を参照）を設け、セレクタ制御信号により選
択される上記累算値又は累算値の負数と、乗算器１０
（図９を参照）における乗算結果との加算値を乗算結果
として出力することを特徴とする。
【００３０】図９は、乗算装置２００の構成を示す図で
ある。平均共通係数ＣＡ出力回路９は、２つの固定係数
Ｃ１，Ｃ２の平均値（Ｃ１＋Ｃ２）／２を平均共通係数
ＣＡ（＝１００００１１０）として乗算器１０に出力す
る。なお、平均共通係数ＣＡは、上記出力回路９におい
て算出するほか、直接乗算器１０に入力する構成を採用
しても良いし、ソフトウェアによる演算により求めたも
のを乗算器１０に入力する構成を採用しても良い。
ある。平均共通係数ＣＡ出力回路９は、２つの固定係数
Ｃ１，Ｃ２の平均値（Ｃ１＋Ｃ２）／２を平均共通係数
ＣＡ（＝１００００１１０）として乗算器１０に出力す
る。なお、平均共通係数ＣＡは、上記出力回路９におい
て算出するほか、直接乗算器１０に入力する構成を採用
しても良いし、ソフトウェアによる演算により求めたも
のを乗算器１０に入力する構成を採用しても良い。
【００３１】乗算器１０は、被乗数Ｘと平均共通係数Ｃ
Ａの乗算を行い、結果を仮乗算結果Ｙ１として加算器１
４に出力する。なお、乗算器１０の構成は、図３に示し
た乗算装置１００の乗算器２と同じである。
Ａの乗算を行い、結果を仮乗算結果Ｙ１として加算器１
４に出力する。なお、乗算器１０の構成は、図３に示し
た乗算装置１００の乗算器２と同じである。
【００３２】シフタ１１は、被乗数Ｘと残余係数（Ｂ−
Ｃ）／２との乗算を行い、該結果を残余係数乗算結果Ｙ
２としてセレクタ１３及び負数変換回路１２に出力す
る。なお、シフタ１１の構成は、図５に示した乗算装置
１００のシフタ３と同じであり、上記乗算器１０に比べ
非常に簡単な構成である。
Ｃ）／２との乗算を行い、該結果を残余係数乗算結果Ｙ
２としてセレクタ１３及び負数変換回路１２に出力す
る。なお、シフタ１１の構成は、図５に示した乗算装置
１００のシフタ３と同じであり、上記乗算器１０に比べ
非常に簡単な構成である。
【００３３】負数変換回路１２では、シフタ１１から入
力される２ビットデータを、２の補数、即ち、負の数に
変換してセレクタ１３に出力する。ここで、２の補数と
は、ビットデータを反転し、反転したビットデータに”
１”を加算したものである。
力される２ビットデータを、２の補数、即ち、負の数に
変換してセレクタ１３に出力する。ここで、２の補数と
は、ビットデータを反転し、反転したビットデータに”
１”を加算したものである。
【００３４】セレクタ制御回路１５は、使用する固定係
数Ｃ１又はＣ２の値に応じて所定のセレクタ制御信号を
出力する。セレクタ１３は、セレクタ制御回路１５より
出力されるセレクタ制御信号に基づいてシフタ１１から
直接入力されたデータ、又は、負数に変換されたビット
データを選択し、選択したデータを乗算結果として加算
器１４に出力する。
数Ｃ１又はＣ２の値に応じて所定のセレクタ制御信号を
出力する。セレクタ１３は、セレクタ制御回路１５より
出力されるセレクタ制御信号に基づいてシフタ１１から
直接入力されたデータ、又は、負数に変換されたビット
データを選択し、選択したデータを乗算結果として加算
器１４に出力する。
【００３５】加算器１４は、乗算器１０から出力される
仮乗算結果Ｙ１と、セレクタ１３より出力されるビット
データの和を求め、これを乗算装置２００の乗算結果と
して出力する。
仮乗算結果Ｙ１と、セレクタ１３より出力されるビット
データの和を求め、これを乗算装置２００の乗算結果と
して出力する。
【００３６】上記構成の乗算装置２００は、被乗数Ｘと
２つの固定係数Ｃ１及びＣ２の乗算処理を行うのに、乗
算器１０と同じ構成の乗算器を２つ使用し、一方の乗算
器で被乗数Ｘと固定係数Ｃ１の乗算を行い、他方の乗算
器で被乗数Ｘと固定係数Ｃ２の乗算を行う場合に比べ、
乗算器１０及び該乗算器１０よりも簡単な構成のシフタ
１１を使用するため、装置の小型化及び低価格化を図る
ことができる。
２つの固定係数Ｃ１及びＣ２の乗算処理を行うのに、乗
算器１０と同じ構成の乗算器を２つ使用し、一方の乗算
器で被乗数Ｘと固定係数Ｃ１の乗算を行い、他方の乗算
器で被乗数Ｘと固定係数Ｃ２の乗算を行う場合に比べ、
乗算器１０及び該乗算器１０よりも簡単な構成のシフタ
１１を使用するため、装置の小型化及び低価格化を図る
ことができる。
【００３７】（３）実施の形態３ 以下、実施の形態３にかかる固定計数型ＦＩＲディジタ
ルフィルタ３００について説明する。ディジタルフィル
タ３００は、上記実施の形態１の乗算装置１００と同じ
構成の乗算装置を複数備え、該複数の乗算装置の残余係
数のデータについて、２以上の残余係数間で共通するビ
ットデータと被乗数Ｘとの乗算処理を実行するシフタ
（図１０に示すシフタ２１がこれに相当する）と、残余
係数から前記共通するビットデータを差し引いて求めら
れるビットデータと被乗数Ｘとの乗算処理を実行するシ
フタ（図１０のシフタ２２がこれに相当する）とを備え
ることを特徴とする。
ルフィルタ３００について説明する。ディジタルフィル
タ３００は、上記実施の形態１の乗算装置１００と同じ
構成の乗算装置を複数備え、該複数の乗算装置の残余係
数のデータについて、２以上の残余係数間で共通するビ
ットデータと被乗数Ｘとの乗算処理を実行するシフタ
（図１０に示すシフタ２１がこれに相当する）と、残余
係数から前記共通するビットデータを差し引いて求めら
れるビットデータと被乗数Ｘとの乗算処理を実行するシ
フタ（図１０のシフタ２２がこれに相当する）とを備え
ることを特徴とする。
【００３８】ディジタルフィルタ３００は、以下に説明
する第１〜第３乗算部において、予め選択された固定係
数と被乗数Ｘとの乗算結果の合計をフィルタ出力をして
出力する。図１０は、実施の形態３にかかる固定係数型
ＦＩＲディジタルフィルタ３００の構成を示す図であ
る。当該ディジタルフィルタ３００は、シフタ２０、乗
算器２３、加算器２４、減算器２５、セレクタ２６、平
均共通係数ＣＡ１出力回路３８及びセレクタ制御回路３
９で構成される第１乗算部、シフタ２１、乗算器２７、
加算器２８、減算器２９、セレクタ３０、平均共通係数
ＣＡ２出力回路４０及びセレクタ制御回路４１で構成さ
れる第２乗算部、並びに、シフタ２１，２２、加算器３
１、乗算器３２、加算器３３、減算器３４、セレクタ３
５、平均共通係数ＣＡ３出力回路４２及びセレクタ制御
回路４３で構成される第３乗算部を備える。なお、上記
第１〜第３乗算部の構成は、上記実施の形態１の乗算装
置１００と同様の構成を採用するが、上記実施の形態２
の乗算装置２００と同様の構成を採用しても良い。
する第１〜第３乗算部において、予め選択された固定係
数と被乗数Ｘとの乗算結果の合計をフィルタ出力をして
出力する。図１０は、実施の形態３にかかる固定係数型
ＦＩＲディジタルフィルタ３００の構成を示す図であ
る。当該ディジタルフィルタ３００は、シフタ２０、乗
算器２３、加算器２４、減算器２５、セレクタ２６、平
均共通係数ＣＡ１出力回路３８及びセレクタ制御回路３
９で構成される第１乗算部、シフタ２１、乗算器２７、
加算器２８、減算器２９、セレクタ３０、平均共通係数
ＣＡ２出力回路４０及びセレクタ制御回路４１で構成さ
れる第２乗算部、並びに、シフタ２１，２２、加算器３
１、乗算器３２、加算器３３、減算器３４、セレクタ３
５、平均共通係数ＣＡ３出力回路４２及びセレクタ制御
回路４３で構成される第３乗算部を備える。なお、上記
第１〜第３乗算部の構成は、上記実施の形態１の乗算装
置１００と同様の構成を採用するが、上記実施の形態２
の乗算装置２００と同様の構成を採用しても良い。
【００３９】図示するように、第１乗算部における残余
係数は、”００００００１０”であり、第２乗算部にお
ける残余係数は、”００００１０００”であり、第３乗
算部における残余係数は、”００００１００１”であ
る。この場合、第１乃至第３乗算部で処理する残余係数
に対応して、乗算処理を実行するシフタを設けると、上
記第２乗算部用のシフタ及び第３乗算部用のシフタに、
被乗数Ｘを３ビット桁上げして出力する３ビットシフト
回路が重複して存在することになる。
係数は、”００００００１０”であり、第２乗算部にお
ける残余係数は、”００００１０００”であり、第３乗
算部における残余係数は、”００００１００１”であ
る。この場合、第１乃至第３乗算部で処理する残余係数
に対応して、乗算処理を実行するシフタを設けると、上
記第２乗算部用のシフタ及び第３乗算部用のシフタに、
被乗数Ｘを３ビット桁上げして出力する３ビットシフト
回路が重複して存在することになる。
【００４０】ディジタルフィルタ３００では、上第３乗
算回路における残余係数が”００００１０００”＋”０
００００００１”で表されることに着目し、シフタ２０
おいて、被乗数Ｘと残余係数”００００００１０”の乗
算を行い、シフタ２１において、被乗数Ｘと残余係数”
００００１０００”の乗算を行い、シフタ２２におい
て、被乗数Ｘと残余係数”０００００００１”の乗算を
行う。即ち、シフタ２０は、被乗数Ｘを１ビット桁上げ
して出力する１ビットシフト回路のみで構成され、シフ
タ２１は、被乗数Ｘを３ビット桁上げして出力する３ビ
ットシフト回路のみで構成され、シフタ２２は、被乗数
Ｘを桁上げせず、そのまま出力する構成を採用する。
算回路における残余係数が”００００１０００”＋”０
００００００１”で表されることに着目し、シフタ２０
おいて、被乗数Ｘと残余係数”００００００１０”の乗
算を行い、シフタ２１において、被乗数Ｘと残余係数”
００００１０００”の乗算を行い、シフタ２２におい
て、被乗数Ｘと残余係数”０００００００１”の乗算を
行う。即ち、シフタ２０は、被乗数Ｘを１ビット桁上げ
して出力する１ビットシフト回路のみで構成され、シフ
タ２１は、被乗数Ｘを３ビット桁上げして出力する３ビ
ットシフト回路のみで構成され、シフタ２２は、被乗数
Ｘを桁上げせず、そのまま出力する構成を採用する。
【００４１】上記構成において、第１乗算部では、シフ
タ２０からの残余係数乗算結果（被乗数Ｘの１ビットシ
フトデータ）を採用する。第２乗算部は、シフタ２１か
らの残余係数乗算結果（被乗数Ｘの３ビットシフトデー
タ）を採用する。第３乗算部は、シフタ２１及びシフタ
２２から出力される残余係数乗算結果の和（被乗数Ｘの
０ビットシフトデータと３ビットシフトデータの和）を
加算器３１において求め、求めた値を残余係数乗算結果
として採用する。
タ２０からの残余係数乗算結果（被乗数Ｘの１ビットシ
フトデータ）を採用する。第２乗算部は、シフタ２１か
らの残余係数乗算結果（被乗数Ｘの３ビットシフトデー
タ）を採用する。第３乗算部は、シフタ２１及びシフタ
２２から出力される残余係数乗算結果の和（被乗数Ｘの
０ビットシフトデータと３ビットシフトデータの和）を
加算器３１において求め、求めた値を残余係数乗算結果
として採用する。
【００４２】第１乗算部のセレクタ２６は、使用する固
定係数の値に対応してセレクタ制御回路３９より出力さ
れるセレクタ制御信号に基づいて加算器２４又は減算器
２５より出力されるデータを選択し、選択したデータを
乗算結果として出力する。第２乗算部のセレクタ３０
は、使用する固定係数の値に対応してセレクタ制御回路
４１より出力されるセレクタ制御信号に基づいて加算器
２８又は減算器２９より出力されるデータを選択し、選
択したデータを乗算結果として出力する。第３乗算部の
セレクタ３５は、使用する固定係数の値に対応してセレ
クタ制御回路４３ｙろい出力されるセレクタ制御信号に
基づいて加算器３３又は減算器３４より出力されるデー
タを選択し、選択したデータを乗算結果として出力す
る。
定係数の値に対応してセレクタ制御回路３９より出力さ
れるセレクタ制御信号に基づいて加算器２４又は減算器
２５より出力されるデータを選択し、選択したデータを
乗算結果として出力する。第２乗算部のセレクタ３０
は、使用する固定係数の値に対応してセレクタ制御回路
４１より出力されるセレクタ制御信号に基づいて加算器
２８又は減算器２９より出力されるデータを選択し、選
択したデータを乗算結果として出力する。第３乗算部の
セレクタ３５は、使用する固定係数の値に対応してセレ
クタ制御回路４３ｙろい出力されるセレクタ制御信号に
基づいて加算器３３又は減算器３４より出力されるデー
タを選択し、選択したデータを乗算結果として出力す
る。
【００４３】加算器３６は、セレクタ２６より出力され
るデータに、セレクタ３６より出力されるデータを加算
し、加算したデータを出力する。加算器３５は、加算器
３６の出力に、セレクタ３５より出力されるデータを加
算し、加算したデータをフィルタ出力として外部に出力
する。
るデータに、セレクタ３６より出力されるデータを加算
し、加算したデータを出力する。加算器３５は、加算器
３６の出力に、セレクタ３５より出力されるデータを加
算し、加算したデータをフィルタ出力として外部に出力
する。
【００４４】上記構成を採用することで、第２乗算回路
のシフタ２１及び第３乗算回路のシフタ２２内に、被乗
数Ｘを３ビット桁上げするシフト回路が重複して存在す
ることを排除する。これにより、ディジタルフィルタ３
００全体として、シフタ２０乃至２２に備えるシフト回
路の総数を減らして構成の簡単化、小型化を図ることが
できる。
のシフタ２１及び第３乗算回路のシフタ２２内に、被乗
数Ｘを３ビット桁上げするシフト回路が重複して存在す
ることを排除する。これにより、ディジタルフィルタ３
００全体として、シフタ２０乃至２２に備えるシフト回
路の総数を減らして構成の簡単化、小型化を図ることが
できる。
【００４５】なお、上記図６、図７、図８に示すフロー
チャートに基づいて、上記第１〜第３乗算部をソフトウ
ェアにより実現しても良いし、ディジタルフィルタ３０
０自体をソフトウェアにより実現することとしても良
い。
チャートに基づいて、上記第１〜第３乗算部をソフトウ
ェアにより実現しても良いし、ディジタルフィルタ３０
０自体をソフトウェアにより実現することとしても良
い。
【００４６】
【発明の効果】本発明の第１の乗算回路は、被乗数Ｘと
２つの固定係数に対して乗算処理を実行し、該乗算結果
の内、選択した固定係数についての乗算結果を出力する
乗算装置であって、２つの乗算器を用いるかわりに、１
つの乗算器及び該乗算器よりも簡単な構成のシフタより
構成される。これにより、構成の簡略化、小型化を実現
することができる。
２つの固定係数に対して乗算処理を実行し、該乗算結果
の内、選択した固定係数についての乗算結果を出力する
乗算装置であって、２つの乗算器を用いるかわりに、１
つの乗算器及び該乗算器よりも簡単な構成のシフタより
構成される。これにより、構成の簡略化、小型化を実現
することができる。
【００４７】また、第２の乗算装置は、上記第１の乗算
装置において、乗算器のかわりに、上記平均値ＣＡであ
って、値が”１”のビットデータの位置に応じて被乗数
Ｘを桁上げしたデータの累算を求めるシフタを備えるこ
とで、一層の構成の簡略化、小型化を図ることができ
る。
装置において、乗算器のかわりに、上記平均値ＣＡであ
って、値が”１”のビットデータの位置に応じて被乗数
Ｘを桁上げしたデータの累算を求めるシフタを備えるこ
とで、一層の構成の簡略化、小型化を図ることができ
る。
【００４８】本発明のディジタルフィルタは、上記第１
又は第２の乗算装置を複数備える固定係数型ＦＩＲディ
ジタルフィルタであって、各乗算装置が用いる残余係数
の内、共通するビットデータと被乗数Ｘとの乗算処理を
行うシフタと、残余係数から上記共通するビットデータ
を差し引いたビットデータと被乗数Ｘとの乗算処理を行
うシフタとを備えることで、複数のシフタ間に同じシフ
ト回路が重複して存在することを排除することができ
る。これにより、装置の小型化を図ることができる。
又は第２の乗算装置を複数備える固定係数型ＦＩＲディ
ジタルフィルタであって、各乗算装置が用いる残余係数
の内、共通するビットデータと被乗数Ｘとの乗算処理を
行うシフタと、残余係数から上記共通するビットデータ
を差し引いたビットデータと被乗数Ｘとの乗算処理を行
うシフタとを備えることで、複数のシフタ間に同じシフ
ト回路が重複して存在することを排除することができ
る。これにより、装置の小型化を図ることができる。
【図１】 実施の形態１にかかる乗算装置の構成を示す
図である。
図である。
【図２】 乗算器の演算処理の模式図である。
【図３】 乗算器の構成を示す図である。
【図４】 シフタの演算処理の模式図である。
【図５】 シフタの構成を示す図である。
【図６】 乗算装置の実行する乗算処理の流れ図であ
る。
る。
【図７】 乗算装置を構成する乗算器において実行する
乗算処理の流れ図である。
乗算処理の流れ図である。
【図８】 乗算装置を構成するシフタにおいて実行する
乗算処理の流れ図である。
乗算処理の流れ図である。
【図９】 実施の形態２にかかる乗算装置の構成を示す
図である。
図である。
【図１０】 実施の形態３にかかるディジタルフィルタ
の構成を示す図である。
の構成を示す図である。
【図１１】 従来の乗算装置の構成を示す図である。
１，９ 平均共通係数ＣＡ出力部、２，１０，２３，２
７，３２，５０，５１ 乗算器、３，１１，２０，２
１，２２ シフタ、４，１４，２４，２８，３３，３
６，３７ 加算器、５，２５，２９，３４ 減算器、
６，１３，２６，３０，３５，５２ セレクタ、１２
負数変換部
７，３２，５０，５１ 乗算器、３，１１，２０，２
１，２２ シフタ、４，１４，２４，２８，３３，３
６，３７ 加算器、５，２５，２９，３４ 減算器、
６，１３，２６，３０，３５，５２ セレクタ、１２
負数変換部
Claims (3)
- 【請求項１】 被乗数Ｘと２つの固定係数Ｃ１，Ｃ２
（但し、Ｃ１＞Ｃ２である）との乗算を実行し、該乗算
結果の内、選択した上記固定係数Ｃ１又はＣ２について
の乗算結果を出力する乗算装置であって、 被乗数Ｘと上記固定係数Ｃ１及びＣ２の平均値ＣＡとの
乗算を行う乗算器と、 上記固定係数Ｃ１から上記平均値ＣＡを差し引いて求ま
る残余係数であって、値が”１”のビットデータの位置
に応じて被乗数Ｘを桁上げして出力する１以上のシフト
回路と、上記１以上のシフト回路から出力されるシフト
データの累計を求める加算器で構成されるシフタと、 所定の制御信号に基づいて、上記固定係数Ｃ１又はＣ２
を選択する選択手段であって、固定係数Ｃ１を選択する
場合、上記乗算器による乗算結果に、上記シフタにより
求められた累算値を加算したデータを出力し、固定係数
Ｃ２を選択する場合、上記乗算器による乗算結果から、
上記シフタにより求められた累算値を減算したデータを
出力する選択手段とを備えることを特徴とする乗算装
置。 - 【請求項２】 上記請求項１に記載の乗算装置であっ
て、 上記乗算器のかわりに、上記平均値ＣＡであって、値
が”１”のビットデータの位置に応じて被乗数Ｘを桁上
げして出力する１以上のシフト回路と、上記１以上のシ
フト回路から出力されるシフトデータの累計を求める加
算器で構成されるシフタを備えることを特徴とする乗算
装置。 - 【請求項３】 上記請求項１又は請求項２に記載の乗算
装置を複数備える固定係数型ＦＩＲディジタルフィルタ
であって、 上記複数の乗算装置用のシフタとして、上記複数の乗算
装置の残余係数のデータについて、２以上の残余係数間
で共通するビットデータであって、値が”１”のビット
データの位置に応じて被乗数Ｘを桁上げして出力する１
以上のシフト回路と、上記１以上のシフト回路から出力
されるシフトデータの累計を求める加算器で構成される
シフタと、残余係数から前記共通するビットデータを差
し引いて求められるビットデータであって、値が”１”
のビットデータの位置に応じて被乗数Ｘを桁上げして出
力する１以上のシフト回路と、上記１以上のシフト回路
から出力されるシフトデータの累計を求める加算器で構
成されるシフタとを備えることを特徴とする固定係数型
ＦＩＲディジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210835A JP2000047852A (ja) | 1998-07-27 | 1998-07-27 | 乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタ |
| US09/203,373 US6311203B1 (en) | 1998-07-27 | 1998-12-02 | Multiplier, and fixed coefficient FIR digital filter having plural multipliers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210835A JP2000047852A (ja) | 1998-07-27 | 1998-07-27 | 乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000047852A true JP2000047852A (ja) | 2000-02-18 |
Family
ID=16595909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210835A Pending JP2000047852A (ja) | 1998-07-27 | 1998-07-27 | 乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6311203B1 (ja) |
| JP (1) | JP2000047852A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322473B1 (ko) * | 1999-11-19 | 2002-02-07 | 오길록 | 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한직각위상천이키잉 변조장치 및 방법 |
| JP4469515B2 (ja) * | 2001-06-06 | 2010-05-26 | パイオニア株式会社 | ディジタルフィルタ |
| DE10250555A1 (de) * | 2002-10-30 | 2004-05-19 | Philips Intellectual Property & Standards Gmbh | Verfahren zur Ermittlung von Filterköffizienten eines digitalen Filters und digitales Filter |
| FI118612B (fi) * | 2002-11-06 | 2008-01-15 | Nokia Corp | Menetelmä ja järjestelmä laskuoperaatioiden suorittamiseksi ja laite |
| CN111427538A (zh) * | 2019-01-09 | 2020-07-17 | 西北工业大学 | 固定系数乘积和计算方法、电路及数据处理设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656124A1 (fr) * | 1989-12-15 | 1991-06-21 | Philips Laboratoires Electro | Multiplieur serie programmable. |
| JPH0449419A (ja) * | 1990-06-19 | 1992-02-18 | Sony Corp | 係数乗算回路 |
| US5313414A (en) * | 1992-11-12 | 1994-05-17 | Vlsi Technology, Inc. | Canonical signed two's complement constant multiplier compiler |
| US5841684A (en) * | 1997-01-24 | 1998-11-24 | Vlsi Technology, Inc. | Method and apparatus for computer implemented constant multiplication with multipliers having repeated patterns including shifting of replicas and patterns having at least two digit positions with non-zero values |
| US5815422A (en) * | 1997-01-24 | 1998-09-29 | Vlsi Technology, Inc. | Computer-implemented multiplication with shifting of pattern-product partials |
| US6141674A (en) * | 1998-06-10 | 2000-10-31 | Hewlett-Packard Company | Reducing the hardware cost of a bank of multipliers by combining shared terms |
-
1998
- 1998-07-27 JP JP10210835A patent/JP2000047852A/ja active Pending
- 1998-12-02 US US09/203,373 patent/US6311203B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6311203B1 (en) | 2001-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09167946A (ja) | Ｃｓｄフィルターの信号処理方法及びその回路 | |
| JPH0613914A (ja) | 乗算不要の離散的コサイン変換方式および装置 | |
| US6370556B1 (en) | Method and arrangement in a transposed digital FIR filter for multiplying a binary input signal with tap coefficients and a method for designing a transposed digital filter | |
| JP2000047852A (ja) | 乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタ | |
| JP4665099B2 (ja) | デジタル・フィルタのフィルタ係数を決定する方法およびデジタル・フィルタ | |
| JPH09325955A (ja) | 二乗和の平方根演算回路 | |
| JP4219926B2 (ja) | 電子回路中で乗算演算または除算演算を行う方法およびその装置 | |
| JPH0234054B2 (ja) | ||
| CN109981077B (zh) | 基于乘法器的可编程滤波器 | |
| JPH0645948A (ja) | 直交変換装置及び逆直交変換装置 | |
| JP2606326B2 (ja) | 乗算器 | |
| JP3851024B2 (ja) | 乗算器 | |
| JPS623516A (ja) | デコーダ装置 | |
| EP1098507A2 (en) | Image processing apparatus | |
| JP2699358B2 (ja) | デコーダ回路 | |
| JP2993300B2 (ja) | ディジタルガンマ補正回路 | |
| JP2004289417A (ja) | デジタルフィルタ | |
| JP2797467B2 (ja) | 量子化器および逆量子化器 | |
| JP3412368B2 (ja) | ビットシリアル２乗演算回路 | |
| JP2002344757A (ja) | 色補間方法及び色補間装置 | |
| JP3286204B2 (ja) | 間引きフィルタ装置 | |
| JP3644194B2 (ja) | 内挿点演算回路 | |
| JPH11175315A (ja) | 信号処理回路 | |
| JPH0715283A (ja) | ディジタルフィルタ | |
| JPH1049519A (ja) | 離散コサイン変換器 |