JPS623516A - デコーダ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の屓序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ０従来の技術 り１発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 ２１作用 Ｇ、実施例 Ｇ−１，概略構成 Ｇ−２，ビット・レート・リダクション・システムへの
適用例 Ｇ−３，オーバーフロラの説明 Ｇ−４，クリッピング処理の説明 Ｇ−５，他の実施例 Ｂ１発明の効果 Ａ、産業上の利用分野 本発明は、いわゆるＩＩＪ無限インパルス応答）タイプ
のディジタル・フィルタ回路に関し、特に、ビット・レ
ート・リダクション・システムのデコーダ等のように伝
送路等でのコード・エラーを含むデータが入力される回
路部に用いて好適なＩＩＲ，ディジタル・フィルタ回路
に関する。

Ｂ・　発明の概要 本発明は、ディジタル・フィルタ回路の帰還ループ内に
クリッピング回路を挿入接続することにより、 ディジタル°フィルタの演算語長の上位側の余裕を大き
くとることなくオーバーフロラによる悪影響を防止でき
、エラーからの復帰時間を短縮して高品質のフィルタ出
力を得ることができるようにしたものである。

Ｃ０従来の技術 差分ＰＣＭ法等を用いてビット圧縮処理を行うビット・
レート・リダクション・システムのデコーダ等には、い
わゆるＩＩＲ（無限インパルス応答）ディジタル・フィ
ルタ回路が用いられている。

このようなＩＩＲフィルタ回路においては、伝送エラー
等のコード・エラーを含む可能性のあるデータが入力さ
れることを考慮して、演算語長のＭＳＢ（最上位ビット
）よりもさらに上位側に２〜３ビット程度の余裕をとっ
て演算を行い、出力時にクリッピング処理を施してフィ
ルタ出力を得ている。

このような従来のＩＩＲディジタル・フィルタ回路の一
例を第１９図に示す。この第１９図において、例えば２
次のＩＩＲ，ディジタル・フィルタ回路６０の入力端子
６１には、上記エラーを含む可能性のあるデータ、例え
ば］、ワード１６ビツトで上位側にさらに２ビツト分符
号拡張（サイン・エクステント）された１８ビツトのデ
ータが入力されている。この入力データは加算器６２に
送られ、加算器６２からの出力が２個の１．サンプル（
１ワード）遅延素子６３．６４の直列回路に送られ、各
遅延素子６３．６４からの出力はそれぞれ係数乗算器６
５．６６を介して加算器６γに送られて加算され、この
加算器６Ｔからの出力が上記加算器６２に送られて上記
入力データと加算されるようになっている。さらに、加
算器６２からの出力は出力端子６８より取り出されるわ
けであるが、この出力端子６８の直前にクリッピング回
路６９を挿入接続し、１６ビツトでクリッピングされた
出力を得るようにしている。

Ｄ８発明が解決しようとする問題点 ところで、この第］、９図に示すような従来の丁ＩＲデ
ィジタル・フィルタ回路６０においては、加算器６２．
６７および遅延素子６３．６４についてそれぞれ１６＋
ｚビツトの語長が必要となり、また、乗算器６５．６６
に対しては、係数語長を８ビツトとして、１６＋２ビツ
トと８ビツトとの乗算の可能なものが必要とされ、演算
語長が長くなるためハードウェア構成が増大するという
欠点がある。また、上記上位側の余裕を少なくすると、
演算途中のデータのオーバーフロラにより、２の補数表
示データにおける極性（正、負）反転等の悪影響が生ず
る虞れがある。

本発明は、このような従来の実情に鑑みてなされたもの
であり、演算語長のＭＳＢよりも上位側の余裕ビット数
を抑えてハードウェア構成を小さくしても、オーバーフ
ロラによる悪影響が生ずることなく、しかも高品質のフ
ィルタ出力を得ることができるようにしたディジタル・
フィルタ回路の提供を目的とする。

Ｅ０問題点を解決するための手段 すなわち、本発明に係るディジタル・フィルタ回路は、
フィルタ内の帰還ループ中にクリッピング回路を挿入接
続することを特徴としている。

Ｆ９作用 帰還ループ中にクリッピング回路が設けられたことによ
り、演算語長の余裕ビットを低減することができ、また
クリッピングされたデータが帰還路に戻されることによ
り、エラーからの回復時間を早めることができる。

Ｇ、実施例 Ｇ−１，概略構成 第１図は、本発明の一実施例となるＩＩｒ（、ディジタ
ル・フィルタ１を用いて構成されるデコーダ３０を示し
、このようなデコーダ３０は、例えば第２図に示すよう
なビット・レート・リダクション・システムに用いられ
るものである。

先ず第１図において、デコーダ３０の入力端子３１には
、後述するビット・レート・リダクション・システムの
エンコーダ等より伝送されたエラーを含むディジタル信
号が入力されている。この入力された信号は、例えば補
間処理回路３２を介してビット伸張のための利得Ｇ　の
シフタ３３に送られ、このシフタ３３からの出力がＩＩ
Ｊ無限インパルス応答〕ディジタル・フィルタ１の入力
側の加算器２に送られている。ここで一般に、上述のよ
うなビット・レート・リダクション・システムのデコー
ダ側に用いられるＩＩＲディジタル・フィルタ１は、そ
の出力より予測器３を介して得られた予測信号を上記入
力側の加算器２に帰還するような帰還ループを有してい
る。この場合の予測器３は、過去のデータに基いて次の
データの予測値を出力するような一種のＦ　Ｉ　＝、　
（有限インパルス応答）ディジタル・フィルタである。

さらに、本発明の特徴として、このようなＩＩＲ，ディ
ジタル・フィルタ１の上記帰還ループ中にクリッピング
回路４を挿入接続している。すなわち、第１図のフィル
タ１の例では、加算器２からの出力がクリッピング回路
４を介して予測器３に供給されるような構成を有し、フ
ィルタ出力はクリッピング回路４と予測器３との接続点
より取り出されてデコード出力端子３５に送られている
。この場合、上記帰還ループ中のうちいずれの箇所にク
リッピング回路を設けてもよいが、特に、第１図に示す
ように、オーバーフロラの生じ得る部分である加算器２
の直後の位置にクリッピング回路４を挿入接続するのが
好ましい。

この場合、クリッピング回路４は、フィルタ出力につい
てのクリッピング処理のみならず、予測器３への供給デ
ータに対するクリッピング処理も同時に行っていること
になり、予測器３での演算語長の上位側余裕ビットを少
なく済ませることが可能となる。これを前述した第１９
図の従来例との対比の下に説明すると、第１図のＩＩＦ
Ｌディジタル・フィルタ１の予測器３として、２個の単
位遅延素子５，６．２個の係数乗算器７．８および加算
器９より成る２次のＦＩＲディジタル・フィルタを用い
、ｌワード１６ビツトのデータを取り扱う場合に、クリ
ッピング回路４からの出力は常に語長が１６ビツトにク
リッピング処理されたデータとなっているから、各遅延
素子５，６の語長はそれぞれ１６ビツトで充分であり、
各乗算器７゜８は係数語長を８ビツトとして１６ビツト
と８ビツトの演算が可能であればよい。また、各乗算器
７．８から取り出されるデータのワード長については、
１６ビツトのＭＳＢ（最上位ビット）よりも上位側にｍ
ビットの余裕ビットを付加したものとなり、これは、乗
算結果の２４ビツトのうち係数の７−マライズに応じて
決定される位置から１６＋ｍビット取り出して加算器９
に送ることに相当するから、加算器９の演算語長も１．
６＋ｍビットとなる。この上位側余裕ビットｍは、通常
１ビット程度でよい。

したがって、第１９図に示す従来例に比べて、単位遅延
素子５，６の語長をそれぞれ２ビット程度少なくでき、
係数乗算器７，８の入力データ語長をそれぞれ２ビット
程度少なくでき、また、加算器９や２の演算語長も従来
より少なくできる。

なお、第１図のＩＩＲフィルタ１の加算器２および９は
、まとめて１個の総和加算器としてもよく、また、現実
のハードウェア構成においては、いわゆるＤＳＰ　（デ
ィジタル信号処理装置）や係数メモリ等を用いて、ソフ
トウェア的に第１図の回路構成を実現することも多いこ
とは勿論である。

また、実際のフィルタ内での演算に関しては、上位側の
みならず、下位側にも余裕ビットが必要とされることも
多いが、本発明とは直接的な関連が無いため、説明を省
略する。

Ｇ−２，ビット・レート・リダクション・システムへの
適用例 次に、第２図を参照しながら、上述したデコーダ３０を
用いて成るビット・レート・リダクション・システム全
体の概略的な構成について説明する。

この第２図のシステムは、送信側（あるいは記録１１’
ｌ！ｌ　）のエンコーダ１０と、受信側（あるいは再生
側）の上記デコーダ３０とから成り、エンコーダ１０に
てビット圧縮処理等の施されたディジタル信号を伝送媒
体や記録媒体等の伝送路を介して伝送し、デコーダ３０
にてエンコーダ１０の処理に対して逆の処理となるビッ
ト伸張処理を施すことにより、低ビット・レートでのデ
ィジタル信号伝送を実現するものである。

この第２図において、エンコーダ１０の入力端子１１に
は、通常のオーディオ信号やビデオ信号等のアナログ信
号をディジタル信号に変換して得られるＰＣＭ信号が供
給されている。以下の説明においては、−例として、ア
ナログ・オーディオ信号をサンプリング周波数ｆｓで標
本化し、量子化および符号化を施して得られるオーディ
オＰＣＭ信号ｘ　（ｎ）が供給されているものとする。

この入力信号Ｘ　（ｎ）は、予測器１２および加算器１
３にそれぞれ送られており、予測器１２からの予測信号
ｘ（ｎ）は、加算器１３に減算信号として送られている
。したがって、加算器１３においては、上記入力信号ｘ
　（ｎｌから上記予測信号ｘ　（ｎ）が減算されること
によって、予測誤差信号あるいは（広義の）差分出力ｄ
　（ｎｌ、すなわち、 ｄ　（ｎ）　＝　ｘ　（口１−Ｘ（ｎｌ　　　　　　・
・曲・・曲・・・■が出力される。

ここで、予測器１２は、一般に過去のｐ個の入力ｘ（ｎ
−ｐ）ｒｘ（ｎ−ｐ＋ｌ）ｒ・　＋ｙｃ（ｎ−１）の１
次結合により予測値ｘ　（ｎｌを算出するものであり、 ｘｔｎ＋＝３α９ｘ（ｎ−ｋ）　　　　・・・・・・・
・・・・曲■に、ま ただしαｋ　（ｋ＝Ｌ２ｒ・・・ｐ）は係数となる。し
たがって、上記予測誤差出力あるいは（広義の）差分出
力ｄ　（ｎｌは、 ｄ（ｎ）　＝　ｘ　（ｎ）−１αに−ｘ（ｎ　−に、）
　−・−・−・−・−■１（ｍｌ と表せる。

また、本実施例においては、入力ディジタル信号の一定
時間内のデータ、すなわち入力データの一定ワード数ｌ
毎にブロック化するとともに、谷ブロック毎に最適の予
測フィルタ特性が得られるように上記係数αにの組を選
択している。これは、後述するように、互いに異なる特
性の予測器が複数個設けられていると、あるいは予測器
と加算器とより成る差分出力（予測誤差出力〕を得るた
めのフィルタ（差分処理フィルタ）が複数設けられてい
るとみなすことができ、これらの複数の差分処理フィル
タのうちの最適のフィルタを上記各ブロック毎に選択す
るわけである。この最適フィルタの選択は、複数の谷差
分処理フィルタからの出力のブロック内最大絶対値（ピ
ーク値）奏り歩錫または最大絶対値（ピーク 値）に係数を乗算した値を、予測・レンジ適応回路２１
において互いに比較することによって行われ、具体的に
は各最大絶対値（またはその係数乗算値）のうち値が最
小となるような差分処理フィルタが当該ブロックに対し
て最適のフィルタとして選択される。このときの最適フ
ィルタ選択情報は、モード選択情報として、予測・レン
ジ適応回路２１から出力され、予測器１２に送られる。

次に、上記予測誤差としての差分出力ｄ（ロ）は、加算
器１４を介し、利得Ｇのシフタ１５と量子化器１６とよ
りなるビット圧縮手段に送られ、例えば浮動小数点（フ
ローティング・ポイント）表示形態における指数部が上
記利得Ｇに、仮数部が量子化器１６からの出力にそれぞ
れ対応するような圧縮処理あるいはレンジング処理が施
される。すなわち、シフタ１５は、ディジタル２進デー
タを上記利得Ｇに応じたビット数だけシフト（算術シフ
ト）することによりいわゆるレンジを切り替えるもので
あり、量子化器１７は、このビット・シフトされたデー
タの一定ビット数を取り出すような再量子化を行ってい
る。次に、ノイズ・シェイピング回路（ノイズ・シェイ
パ）１７は、量子化器１６の出力と入力との誤差分、い
わゆる量子化誤差を加算器１８で得て、この量子化誤差
を利得Ｇ　のシフタ１９を介し予測器２０に送って、量
子化誤差の予測信号を加算器１４に減算信号さして帰還
するようないわゆるエラー・フィードバックを行う。こ
のとき、予測・レンジ適応回路２１は、上記選択された
モードのフィルタからの差分出力のブロック内最大絶対
値に基きレンジ情報を出力し、このレンジ情報を谷シフ
タ１５および１９に送ってブロック毎に上記各利得Ｇお
よびｏ−１を決定している。また、予測器２０について
は、予測・レンジ適応回路２１からの上記モード情報が
送られることによって特性が決定されるようになってい
る。

したがって、加算器１４．力）らの出力ｄ（ｎｌは、上
記差分出力ｄ　（ｎｌよりノイズ・シェイパ１７からの
量子化誤差の予測信号ｅ　（ｎｌを減算したｄ　（ｎ）
　＝　ｄ　（ｎｌ−ｅ　（ｎｌ　　　　　　　・・・・
・・・・・・・・・・・■となり、利得Ｇのシフタから
の出力ｄ（ｎｌは、ｄ　（ｎｌ　＝　Ｇ−ｄ　（ｎｌ　
　　　　　　　・・・・・・・・・・・・・・偵となる
。また、量子化器１６からの出力Ｇ（ｎｌは、量子化の
過程における量子化誤差をｅ　（ｎｌとすると、台（ｎ
ｌ　＝　：ｉ　（ｎｌ　＋　ｅ　（ｎｌ　　　　　　０
．−１．−−−−−０−＠となり、ノイズ・シェイパ１
７の加算器１８において上記量子化誤差ｅ（ｎｌが取り
出され、利得ｏ−ｉのシフト１９を介し、過去の１個の
入力の１次結合をとる予測器２０を介して得られる量子
化誤差の予測信号ｅ（ｎ）は、 ｅ（ｎｌ＝　　Σ　βに−ｅ（ローｋ〕・Ｇ　　　・・
・・・・・・・・・・・・・■に＝１ となる。この０式は、上述の０式と同様の形となってお
り、予測器１２および２０は、それぞれシのＦＩＲ，（
有限インパルス応答）ディジタル・フィルタである。ま
た、予測器１２と加算器１３とより成る差分処理フィル
タ２６は、システム関数力１−Ｐ（ｚ）のＦ　Ｉ　１％
ディジタル・フィルタである。

これらの０〜０式より、量子化器１６からの出△ 力ｄ　（ｎ）は、 全（ｎｌ−Ｇ・（ｄ（ｎｌ−１（・））十・（・）＝Ｇ
−ｄ　（ｎ、ｌ＋ｅ　（川−Σ　βに−ｅ（ｎ−ｋ）−
−−■に−１ この０式のｄ（ｎ）に上記０式を代入して。

イト（ｎｌ＝Ｇ　　＜　　ｘ（ｎｌ−ｊ　　（！に−ｘ
（ｎ−ｋ　））十ｅ（ｎ）ｋ、−１ 変換をそれぞれＸｆＺ）　、　Ｅ（ｚ）　、θ（Ｚｊと
すると、＋Ｂ（ｚ）（１−Σβ、・２　） ＝Ｇ−Ｘ（ｚｌ（１−Ｐ（Ｚｌ）＋Ｅ（ｚｌ（１−Ｒ（
Ｚｌ）・・・・・・・・・・・・・・・■ となる。

なお、予測・レンジ適応回路２１からの上記レンジ情報
は出力端子２３より、また上記モード選択情報は出力端
子２４よりそれぞれ取り出される。

以上のような構成のエンコーダ１０の各出力端子２２，
２３．２４からの出力は、必要に応じてマルチプレクサ
や変調器等により通信あるいは記録・再生等に適した信
号形態に変換され、伝送媒体あるいは記録媒体等を介し
て伝送される。受信側あるいは再生側においては、上記
とは逆のデマルチプレクサや復調器等により上記各端子
２２゜２３．２４からの出力にそれぞれ対応する信号を
得て・デコーダ３０の各入力端子３１，３６．３７にそ
れぞれ供給している。

ここで、デコーダ３０は、前述した第１図のデコーダと
同様な構成を有するものであり、入力端子３１には、上
記エンコーダ１０の出力端子２２△ からの出力ｄ　（ｎｌが伝送されること（変調・復調等
Δ′ も含む）によって得られた信号ｄ　（ｎｌが供給されて
いる。この入力信号香１川は、補間回路３２を介し、利
得Ｇ−１のシフタ３３を介して信号’７（ｎｌとなり、
この信号ｄ　（ｎｌは前述のＩＩＲ，ディジタル・フィ
ルタ１の入力側の加算器２に送られている。

また、デコーダ３０の入力端子３６には、エンコーダ１
０の出力端子２３からの上記レンジ情報が送られており
、このレンジ情報はシフタ３２に送られて利得Ｇ　を決
定する。さらに、デコーダ３０の入力端子３７には、エ
ンコーダ１０の出力端子２４からの上記モード選択（フ
ィルタ特性選択）情報が送られており、このモード選択
情報は、ＩＩＲディジタル・フィルタ１の特性を決定す
るために、例えば予測器３に送られている。この予測器
３は、エンコーダ１０の予測器１２と等しい関数Ｐ（ｚ
）を有しており、上記各ブロック毎に選択された予測器
１２の特性に等しい特性が上記モード選択情報に応じて
選択されることにより、エンコーダ側のＦＩＲフィルタ
２６における差分処理に対して正反対の処理あるいは逆
の処理となる和分処理（積分処理）がＩＩＲディジタル
・フィルタ１により行われる。

このような構成のデコーダ３０における定常的な動作、
あるいはエラー補間やクリッピング処理等が行われない
場合の動作について考察すると、△〃 シフタ３３からの出力ｄ　（ｒｌは、 仝１・）＝仝（・）・ｄ”　　　　　・・・・・・・・
・・・・・・・＠Δ′ であり、加算器３３の出力ｘ　（ｎ）は、△／　　Ｎ　
　　−／ ｘ　（ｎｌ＝　ｄ　（ｎｌ十ｘ　（ｎｌ　　　　　　　
・・・・・・・・・・・・・・・◎となる。ここで、予
測器３は、エンコーダ１０の予測器１２に等しい特性が
選択されることより、であるから、＠、［相］式より、 となる。次に、ｆｑ（、、、Ａｔ、、、の・変換をそれ
ぞれ９′（・）、岱・）とすると、 したがって、 となる。ここで、伝送媒体や記録媒体等を介して（Ｚ）
とすると、上記０式および０式より、となる。

この０式より、量子化誤差Ｅ（ｚ）に対してＧ　のノイ
ズ低減効果が得られることが明らかであり、このときデ
コーダ出力に現れるノイズのスペクトル分布をＮ　（ｚ
ｌとすると、 となる。

ここで、デコーダ３０の補間回路３２は、いわゆるエラ
ー・フラグ等を見ることによって、入力信号ｄ’（ｎＪ
のデータが誤−でいた場合に、そのワードのブロック内
位置に応じて、例えば、上記ブロックの先頭ワードのと
きには径値ホールド、最終ワードのときには前値ホール
ド、これら以外の中間位置のワードのときには平均値補
間を行うような補間処置を施すものである。しかしなが
ら、このような補間処理を行っても、入力データに誤り
がある場合にはＩＩＲディジタル・フィルタ１の演算途
中においてオーバーフロラが生じてしまうことがあり、
このオーバーフロラのため、例えば２の補数表示データ
の場合の極性反転等の悪影響が生じてしまう。

このため、ＩＩＲフィルタ１の演算語長の上位側に余裕
ビットを付加するとともに、フィルタ出力をクリッピン
グ処理することが必要とされるわけであるが、本発明に
おいては、前述したように、ＩＩＲ，フィルタ１の帰還
ループ内、例えば加算器２と予測器３との間にクリッピ
ング回路４を挿入接続することにより、フィルタ内での
演算語長の上位側余裕ビット数を少なく抑えながら上記
オーバーフロラによる極性反転等の悪影響の防止を図っ
ている。

Ｇ−３オーバーフロラの説明 次に、伝送されたデータすなわちデコーダ３０への入力
データｄ　（ｎ）にエラーが生じた場合にどの程度のオ
ーバーフロラが発生するかを説明する。

ここで、エンコーダ１０における上記選択モードの種類
数を３とし、これらの８種類の各モードに対応する上記
差分処理フィルタ２６の互いに異なる３つの特性をそれ
ぞれ第３図の特性曲線Ａ。

Ｂ、Ｃに示すようなものとする。これらの曲線Ａ。

Ｂ、Ｃに示す特性は、エンコーダ１０の差分処理フィル
タ２６のシステム関数１−Ｐ（ｒｌをとし、サンプリン
グ周波数ｆｓ＝３７．８ｋＨｚとしたものに相当する。

これは、差分処理フィルタ２６の予測器１２（０第１図
の予測器３と同様な見かけ上２次のＦＩＲディジタル・
フィルタ構成を用いる場合に、 Ａ：αｌ＝０．α２＝Ｏ Ｂ：α、＝０．９３７５．α２＝Ｏ Ｃ：α１＝Ｌ７９６８７５．α２＝−０，８１２５のよ
うに各モードに応じて係数の組αｌ、α２を切換選択す
ることで容易に実現でき、Ａは入力されたＰＣＭデータ
をそのまま出力するストレートＰＣＭモードに、Ｂは１
次差分ＰＣＭモードに、またＣは２次差分ＰＣＭモード
にそれぞれ対応する。

これらの各特性のうちの最適フィルタ特性の選択は、各
モードに対応する３種類の差分処理フィルタからの出力
のそれぞれのブロック内最大絶対値（ピーク値）に対し
てそれぞれ重み付けのための係数を乗算し、これらの係
数が乗算された（重み付けされた）谷モードのブロック
内ピーク値を予測・レンジ適応回路２１にて比較し、そ
の値が最小となるモードを選択することにより行われる
。

このときの上記重み付けのための各係数として、例えば
曲線ＡのストレートＰＣＭモードに対して１、曲線Ｂの
１次差分ＰＣＭモードに対して約０゜７、曲線Ｃの２次
差分ＰＣＭモードに対して約２゜０としたときの正弦波
入力に対する各モードの選択のされ方を第４図に示す。

この第４図において、上記ストレー１−ＰＣＭモードに
対応する特性曲線への周波数レスポンスは、上記重０．
７の重み付けがなされることにより、約３ｄＢ程度下方
（低レベル側）に移動した曲線へとなり、また、２次差
分ＰＣＭモードに対応する特性曲線Ｃについては、約２
．０の重み付けがされ、約６ｄＢ程度上方（高レベル側
〕に移動した曲線Ｃとなる。なお、１次差分ＰＣＭモー
ドに対応する特性曲線Ｂについては、重み付けがなされ
ない（係数が１）ため、元の曲線Ｂがそのまま用いられ
る。これらの曲線へ・レンジ適応回路２１においては、
これらの特性曲線Ａ′。

Ｂ、Ｃのうちの最も低レベルのものを選択するから、第
４図の太線に示すように、入力信号の周波数が以上のと
きにはストレートＰＣＭモード選択情報が出力される。

このように、正弦波入力の周波数に応じて最適フィルタ
が選択されるとき、エラーが最も大きくなり得るのはそ
のフィルタが選ばれる最高周波数の信号が入力されたと
きである。すなわち、第４図より、１次差分モードが選
択される最高の入力信号周波数は（２ｆＳ／’Ｌ２であ
り、２次差分モードが選択される最高の入力信号周波数
はｆｓ／１２である。この場合、入力信号のフルスケー
ル振幅を１とすると、入力周波数がＪＴｆ　ｓ　／　１
２で１次差分モードが選択されたとき振幅が１／ｆｉに
圧縮され、周波数ｆｓ／１２で２次差分モードでは鴇に
圧縮される。そして、このときのサンプル値開最大落差
すなわちホールド補間による真値に対する誤差分は、振
幅に対してそれぞれ１八（ｉ、１．ａとなる。したがっ
て、フルスケール振幅１の入力に対して、補間処理が行
われることによって付加される最大の誤差分は、 となる。

次に、上記０式のようなシステム関数がエンコーダ側の
差分処理フィルタ２６においてそれぞれ選択されたとき
のデコーダ側のＩＩＲフィルタ１のシステム関数（ある
いは伝達関数）は、ストレートＰＣＭモード選択時をＦ
ｏ（Ｚｌ、１次差分ＰＣＭモード選択時をＦｌ（ｚｌ、
２次差分ＰＣＭモード選択時をＦ２（Ｚ）とするとき。

となる。これらのうち、１次差分モードが選択されたと
きの上記Ｆｌ（Ｚ）の特性を有するＩＩＲフィルタ１の
インパルス応答を第５図に示し、２次差分モードのとき
の上記Ｆ２（Ｚ）のＩＩＲフィルタ１のインパルス応答
を第６図に示す。すなわち、第５図の１次差分モードに
おいては、１の単位サンプル入力に対して、ＩＩＲフィ
ルタ１からの和分あるいは積分出力は単調に減少してお
り、第６図の２次差分モードでは積分出力は３．６１の
ピークを持ってから減少している。ここで、補間による
真値からの誤差分は、この誤差分に相当するインパルス
が信号に重畳されて入力されたものとみなすことができ
る。したがって、エラー補間により付加された上記最大
誤差分に応じて発生するインパルス応答のピーク値は、 となり、これらが１サンプルのコード・エラーによって
引き起こされるデコーダ出力での誤差のピーク値である
。

以上の結果からは、演算語長としてＭＳＢの上に更に１
ビット程度の余裕があればオーバーフロラによる悪影響
を防止できるようにも考えられるが、現実には連続的な
コード・エラーが発生することもあり、フィルタ入力と
して例えばインターリーブ処理等によりある程度の間隔
をもってエラーが生じたデータが入力されたとしても、
１つのエラーに対するインパルス応答が０に収束する前
に次のエラー・データが入力され、インパルス応・答が
重畳されることにより、誤差のピーク値がさらに増大す
ることになる。実験的には、８９６のランダム・エラー
に対して上位側に２ピツトノ余裕をもたせることが必要
である。

ところで、第１図において、オーバーフロラの発生する
場所は加算器２（および９）であることから、加算器２
の直後にクリッピング回路４を設けることにより、遅延
素子５，６および乗算器Ｔ。

８てのオーバーフロラ発生が無くなる。したがって、こ
れらの遅延素子５，６および乗算器７，８についてＭＳ
Ｂより上位側の余裕ビットは必要がなく、加算器２（お
よび９）についてのみ上位側に余裕をもっていればオー
バーフロラ発生による悪影響を防止できる。しかも、こ
のとき必要とされる上位側余裕ビットは、１サンプル・
エラーでのオーバーフロラが高々６ｄＢ未満であること
より、毎回リミッタをかければ１ビツトの余裕で済む。

また、クリッピング回路４を第１図の位置に設けること
により、エラーからの復帰を早めることができる。

Ｇ−４，クリッピング処理の説明 ここで、第１図の構成の場合に、クリッピング処理によ
るインパルス応答の変化の一例について第７図を参照し
ながら説明する。先ず第７図Ａは、上述した第６図に示
す単位インパルス入力時の本来の（クリッピングなしの
）インパルス応答を示しており、クリッピング回路４に
より所定の（例えば２の）クリッピング・レベルＣＬで
のクリッピング処理が施されるものとする。ここで、前
述した従来の第１９図のように出力側でクリソピング処
理を施す場合には、第７図Ａのクリップ・レベルＣＬ以
下の波形がそのまま出力されるわけであるが、本発明の
第１図のように帰還ループ内でクリッピング処理が施さ
れる場合には、最初にクリップ・レベルＣＬを越えた分
に対応する逆向きのインパルス（第７図Ｂの矢印部分）
が付加されることになるため、第７図Ｂに示すような上
記逆向きのインパルスおよびその応答が第７図Ａの波形
に重畳され（加え合せられ）、結果として第７図Ｃに示
すような出力が得られる。この第７図Ｃから明らかなよ
うに、上記従来のクリッピング後の出力（第７図Ａのレ
ベルＣＬ以下の波形に相当）に比べてエラー復帰時間が
短縮されている。

次に、第８図ないし第１１図は、ｌワードおきに３ワー
ドのエラーが生じた場合の単位インパルス応答、すなわ
ち、順次１，０，１，０，１，０，０，０．・・・の入
力があった場合のインパルス応答を示し、第８図は１次
差分モードでクリッピング処理なしの場合を、第９図は
１次差分モードで帰還ループ内でのクリッピング処理を
施した場合を、第１０図は２第１１図は２次差分モード
で帰還ループ内でのクリッピング処理ありの場合をそれ
ぞれ示している。

なお、横軸は時間順に従ったワード番号ｎ　（ｎ＝０．
１，２．・・・）としている。

これらのうち、第１０図と第１１図の違いについて考察
する。先ず、第１９図に示すような従来例の場合には、
第１０図のような応答に対し、フィルタ内部でオーバー
フロラが発生しないようにＭＳＢよりも上位側に少なく
とも２ビット程度の余裕をもたせて演算を行い、出力の
時点で出力レベルを例えばレベル２にクリップする。こ
のとき、ワード番号ｎが２から２８までの出力が全てレ
ベル２にクリップされる。これに対して、本発明の第１
図に示す構成の場合には、レベル２を越えたサンプルを
帰還ループ内のクリッピング回路４でレベル２にクリッ
プし、このクリップされたレベル２のデータを出力およ
びフィルタ内部に（遅延素子５に）送って帰還している
。よって、その応答は第１１図のようになり、実際にレ
ベル？でクリップされた出力は、ワード番号（１＝９．
３．４の３サンプルだけきなる。このように、エラーか
らの復帰時間が大幅に短縮されていることが明らかであ
る。

次に、３９６のランダム・エラーを含む入力に対する応
答の実測例を第１２図ないし第１５図に示す。第１２図
はＱ　ｄＢ　、　２．６ｋＨｚ（７）入力により１次差
分モードが選択されたときの出力の波形を、第１３図は
同出力の周波数スペクトルをそれぞれ示し、第１４図は
−６ｄＢ　、　２．６ｋＨｚノ入力により２次差分モー
ドが選択されたときの出力の波形を、第１５図は同出力
の周波数スペクトルをそれぞれ示している。これらの各
図において、Ａは第１図の構成を用いて帰還ループ内で
１６ビツト・フルのレベルでクリンピング処理した場合
を示し、Ｂは第１９図の従来例のようにフィルタ内部の
演算語長に上位側２ビツトの余裕をもたせ出力側でクリ
ッピング処理した場合を示し、Ｃはフィルタ内部の演算
語長に上位側の余裕をもたせずクリッピング処理もしな
い場合を示している。

これらの第１２図ないし第１５図において、第１２図Ｃ
および第１４図Ｃの出力波形には極性の反転が生じてお
り、第１３図Ｃおよび第１５図Ｃクリッピング処理が必
要であることが明らかである。

これに対して、第１２図Ａ、Ｂや第１４図Ｎ。

Ｂの出力波形には、クリッピング処理による波形歪みが
一部に生じているものの、極性反転のような悪影響は生
じておらず、ノイズ・レベルモ第１３図Ａ、Ｂや第１５
図Ａ、Ｂに示すように小さくなっている。さらに、第１
２図のＮ（！：Ｂや第１４図のＡとＢを比べると、いず
れもへの方がＢよりもエラーからの復帰時間が早められ
ており、聴感上のＳ／Ｎがより改善される。また、第１
３図のＡとＢとを比べると、Ａの方が低域側ノイズが小
さくなっており、実測Ｓ／Ｎも、Ｂの約−２１ｄＢに比
べてＡの約−２８ｄＢと改善されている。なお、第１５
図Ａ、ＢのＳ／Ｎは、共に約−１２ｄＢであるが、第１
４図Ａ、Ｂからも明らかなように、聴感上はＡの方がよ
り好ましくなっている。

Ｇ−５，他の実施例 ところで、本発明が適用されるＩＩＦＬディジタル・フ
ィルタは、第１図の例に限定されず、例えば第１６図な
いし第１８図のような構成のフィルタにも適用できる。

これらの第１６図、第１７図および第１８図に示された
谷ＩＩＦＬフィルタ４１，４２．４３は、それぞれＩＤ
タイプ、ＺＤタイプおよび３Ｄタイプとも称されるもの
であり、各図において、Ｍｌ〜Ｍ！１はそれぞれ係数α
１〜α、を乗算する係数乗算器、ＤＬは単位遅延素子で
ある。これらのＩＩＲフィルタ４１．４２．４３の伝達
関数Ｈ（ｚｌはいずれも等しく、 となる。これらのＩＩＲフィルタ４１，４２．４３に本
発明を適用するには、帰還ループ中にクリッピング回路
を挿入接続すればよいわけであるが、より好ましくは、
オーバーフロラの発生する場所の直後に配置するのがよ
い。

ここで、第１７図に示す２ＤタイプＩＩＲフイルタ４２
や第１８図に示すａＤタイプＩＩＲフィルタ４３では、
オーバーフロラ発生部分はいずれもａ点の加算器である
。よって、これらの各ａ点の加算器の直後の各位置すに
それぞれクリッピング回路５１．５２を挿入接続すれば
よい。このときのクリッピング回路５１．５２としては
、いずれも演算有効桁（例えば１６ビツト）のフル・ス
ケールでクリッピングするようなものを用いれば、帰還
路にオーバーフロラ・データが供給されることを防止す
ると同時に、各フィルタ４２．４３からの出力のオーバ
ーフロラを防止でき、また加算器のみに上位側１ビット
程度（係数αｌ、α２等により定まる）の余裕をもたせ
るだけで充分実用的な動作が可能となる。

次に、第１６図に示すＬＤタイプＩＬＲフィルタ４１の
場合には、ｃ、ｄの加算器においてオーバーフロラの発
生する可能性がある。よって、Ｃ点においてエラー無し
でも通常起こり得る最大値（演算有効桁、例えば１６ビ
ツトのフル・スケールを超えることもある）にクリップ
するクリッピング回路５３を、Ｃ点の加算器の直後のｅ
点に挿入接続するとともに、ｄ点の加算器の直後のｆ点
には、演算有効桁（例えば１６ビツト）のフル・スケー
ルでクリップするクリッピング回路５４を挿入接続すれ
ばよい。このとき５乗算器Ｍｌ、Ｍ２および単位遅延素
子ＤＬは、Ｃ点の加算器で生じ得る最大値までの上位側
余裕ビットが必要であり、乗算器Ｍ８〜Ｍ５は、ｄ点で
の加算時の上位側余裕が必要である。

この他、本発明は上記実施例のみに限定されず、例えば
３次以上のＩＩＲディジタル・フィルタに適用すること
も可能である。

Ｈ１発明の効果 本発明に係るディジタル・フィルタ回路によれば、帰還
ループ中にクリッピング回路を挿入接続することにより
、演算語長の上位側余裕ビットを低減しながら有効なり
リッピング処理が行え、オーバーフロラによる極性反転
等の悪影響を防止できるのみならず、エラーからの回復
時間を早めることができる。また、上記帰還ループ中の
オーバーフロラの生じ得る部分としての加算器等の直後
に有効桁のフル・スケールでクリップするクリッピング
回路を挿入接続することにより、略演算有効桁分のビッ
ト数の単位遅延素子や係数乗算器を用いるこきが可能と
なり、上位側余裕ビット数を大幅に低減できるのみなら
ず、フィルタ出力に対するクリッピング処理も同時に行
える。さらに、このようなＩＩＲディジタル・フィルタ
をビット・レート・リダクション・システムのデコーダ
側に設けることにより、該デコーダの構成が簡略化でき
、優れた品質のデコード出力を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
該実施例を用いて成るビット・レート・リダクション・
システムの全体構成を示すブロック図、第３図は第２図
のエンコーダ側の差分処理フィルタの周波数特性を示す
グラフ、第４図は最適フィルタの選択動作例を説明する
ためのグラフ、第５図ないし第７図は単位インパルス入
力に対する応答を示すグラフ、第８図ないし第１１図は
ｌ。 ＯＪ、０，１，０，０．Ｏ，・・・入力に対する応答を
示すグラフ、第１２図および第１４図はＩＩＲディジタ
ル・フィルタの出力波形を示すグラフ、第１．８図およ
び第１５図はＩＩＲフィルタ出力の周波数スペクトルを
示すグラフ、第１６図ないし第１８図はそれぞれ異なる
他の実施例を示すグラフ、第１９図は従来例を示すブロ
ック図である。 １．４１．４２．４３・・・・・・ＩＴｒ（ディジタル
・フィルタ２・・・・・・・・・・・・加算器 ３・・・・・・・・・・・・予測器 ４．５１．５２．５３．５４・・・・・・クリッピング
回路１０・・・・・・・・・エンコーダ ３０・・・・・・・・・デ：Ｉ−’）”第３図 第４図 １１１インｌマｌレス八２オド　（１）人う１カ−ヒー
Ｆ、り−１，ラフ、弓（）第５図 吟円（７−￥Ｉｆｉヒ ＋、ｏ、＋、ｏ、＋　、ｏ、ｏ、ｏ、ｏ　四ｋａｒ−１
４’５’ｒＥｖＭ（１〉文ＪＨａ−Ｇ−＋７’１−７７
’ＪＬ）第８図 第９図 １．０，１．０，１．Ｏ，Ｏ，Ｏ−人力１ｚ村Ｊ　ｈ　
％　）ｊ−（２１ｇ逢イト乞−ド、クセ７ｒｌＬ）第１
０図 第１１図 第１３図 、肩Ｖ。 ＴＩＲフィルタ出力の用■良（久スペクト１しく２ン欠
Ｊヒづと）ｈ−ｙ−＞ 第１５図 １０タイ７弓ＩＲフィルり 第１６図 ２０タイ７１１Ｒ７＜＋しづ？ 第１７図 ３ＤダイアＴＩＲフイＩレク 第１８図 ６゜ や肚東伊１ｎτ口・ソクロ 第１９図

Claims (1)

【特許請求の範囲】
1. 内部に帰還ループを有するディジタル・フィルタ回路に
   おいて、上記帰還ループ中にクリッピング回路を挿入接
   続して成るディジタル・フィルタ回路。