JPS6360927B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はIIRデイジタルフイルタに係り、デイ
ジタル変調して得た離散的デイジタル信号系列を
周波数等化するに際し、乗算語長（乗算回数）を
増加させることなく、しかも利得、特性などの変
動による誤差を最小とし得るIIRデイジタルフイ
ルタを提供することを目的とする。 一般にパルス符号変調（PCM）信号などの離
散的デイジタル信号系列を記録、再生するシステ
ムなどにおいては、離散的デイジタル信号系列の
レベルや周波数特性を変更するために、デイジタ
ルフイルタなどで構成されたレベル減衰器や減衰
等化器を用いる。このデイジタルフイルタはイン
パルス応答が無限に続く無限インパルスレポンス
（IIR）デイジタルフイルタと、インパルス応答
が有限時間の有限インパルスレスポンス（FIR）
デイジタルフイルタとに大別される。FIRデイジ
タルフイルタはフイードバツクがないので安定
で、また直線位相のものを実現できる反面、フイ
ルタ構成の次数が大幅に増加する欠点を有し、他
方、IIRデイジタルフイルタは位相特性の直線化
の保証は何ら与えられていないが、フイルタ構成
の次数がFIRデイジタルフイルタに比し一桁程度
低減できる特長をもつ。 従来のIIRデイジタルフイルタは、その接続構
成によつて直接形、標準形その他種々あり、その
うち第１図Ａは直接形、同図Ｂは標準形と呼ばれ
ているIIRデイジタルフイルタを示す。同図Ａ，
Ｂ中、x_oは時刻nTにおける入力離散的デイジタ
ル信号系列を示し、またy_o時刻nTにおける出力
離散的デイジタル信号系列を示す（ただし、Ｔは
離散的デイジタル信号系列の標本化時間を示す）。
またz^-1は標本化時間Ｔの遅延時間を有する遅延
回路を示し、更に三角印は乗算器で、夫々a₀，
a₁，a₂，−b₁，−b₂の乗算係数と入出力デイジタル
信号系列との乗算を行なう。また更には加算器
である。 かかるIIRデイジタルフイルタはその乗算係数
の語長がデイジタル量である制限を受け、係数を
有限語長に量子化するために伝達係数の極、零点
の移動が必然的に発生する（FIRデイジタルフイ
ルタも同様）。このため、係数量子化によつてデ
イジタルフイルタの伝達関数が設計した値から変
化し、デイジタルフイルタの出力の利得や周波数
特性などの変動をもたらしていた。係数量子化に
対して特性変化の感度の高いのは、ゴールド
（Gold）らの文献によると、等化器では特に周波
数特性のピーク又はデイツプの中心周波数_pが低
く、共振の尖鋭度Ｑが高い場合、すなわち第３図
に示すｚ平面上、斜線部分Ｉで示す如く係数量子
化の格子点密度が粗くなるところである〔B.ゴ
ールド及びC.M.レーダー（B.GoLd、C.M.
Rader）著、「信号のデイジタル処理（Digital
Processing of Signals）」、1969年マグロウヒル
（McGraw−Hill）刊の文献参照〕。 また、本出願人が先に特願昭55−23672号（特
開昭56−120211号公報）にて提案したデイジタル
等化器の設計法を適用して第１図Ａの直接形の
IIRデイジタルフイルタにより中心周波数_pが20
Hz、Ｑが３、_pにおけるレベル12dBのデイジタ
ル等化器を構成した場合、その周波数特性は係数
語長をパラメータとすると、第２図に示す如くに
なり、係数語長が25ビツト以上のときは設計した
周波数特性が得られるのに対し、係数語長を19、
18、17、16、15、14ビツトと短かくしていくほど
係数量子化誤差により周波数特性が設計値よりも
大きく変動してしまい、上記設計値を得るために
は係数語長は少なくとも25ビツト程度は必要であ
ることが確められた（ただし、_s（標準化周波数）
は44.695kHzとする）。 このように、係数語長は重要な意味をもち、経
済的要因などにより係数語長が短かい方が望まし
いが、係数語長が短かいと係数量子化によりデイ
ジタル等化器の場合は等化特性が変動したり、等
化特性が得られなかつたりする場合があり、この
ため係数語長を長くすると乗算回数が増加したり
レジスタなどの回路が増加し高価となつてしま
う。このためデイジタルフイルタの係数低感度の
研究が数多く行なわれ、その構成法がいくつか報
告されている。これらの従来の構成法のうち、回
路を具現化する観点から代表的なものには次のも
のがあつた。 まず従来の構成法の第一は、アベンハウス
（Aven−house）による構成法である〔E.アベン
ハウス（E.Avenhouse）著；“Ａ Proposal to
Find Suitable Canonical Structures for the
Implementation of Digital Filters with Small
Coefficients Wordlengh”、NTZ、25、８、
p.377−382、（1972）参照〕。この方法はｚ平面全
体に根が一様に分布するデイジタルフイルタに着
目した構成法であり、根の一様分布によりデイジ
タルフイルタの係数低感度化を達成している。し
かし、の方法は構成の自由度が多く、また、乗算
回数が直接法に比し２倍に増加する場合があり、
問題点と考えられる。 また第２の係数低感度化の構成法としてアガル
ワル（Agarwal）らの方法がある〔R.Gアガルワ
ル及びC.Sバールス（R.G.Agarwal、C.S.
Burrus）著：“New Recursive Digital Filter
Structures Having Very Low Density
Sensitivity and Roundoff Noise”、IEEE
Trans.、CAS−22（Dec.1975）参照〕。この第二
の方法は２次低感度デイジタルフイルタの構成方
法で、特に感度特性が問題となる狭帯域フイルタ
について考察し、これを達成するため２種類の構
成方法を提案している。その一つは(1)式で示す伝
達関数Ｈ（z^-1）の極を(2)式で表現したものであ
る。 Ｈ（z^-1）＝a₀／１＋a₁z^-1＋b₁z^-2 (1) ただし、a₀は正規化係数である。 a₀2δ＋θ² b₁2δ δ１−ｒ (2) ただし、(2)式中、ｒはｚ平面における原点から
極までの距離、θはｚ平面における原点と極とを
結ぶ線分と実軸とのなす角度である。 しかし、これはa₁、b₁を夫々近似式で置き換え
たものであるが、等化器としての設計方法として
は正確さに欠けており、また、その構成法の自由
度が多いなどの問題点があると考えられる。 他の一つは(1)式のz^-1を１−z^-1で置き換え、周
波数の感度の置換を行なつたものである。すなわ
ち、低域周波数で係数を低感度にして高域周波数
で高感度化したものである。このため、全部の周
波数域において係数の低感度化を達成していると
はいえず、すべての周波数域を必要とする等化器
の設計方法としては問題がある。従つて、等化器
として用いるデイジタルフイルタの係数低感度化
を達成しているとはいえなかつた。 更に第３の係数低感度化の構成法として西原氏
らの方法がある〔西原明法：“最小乗算器構成に
よる低感度デイジタルフイルタ”、信学論(A)、J61
−Ａ、９（昭53）及び西原明法、守山義明：“係数
変換によるデイジタルフイルタの感度の最小化”、
信学論(A)、J63−Ａ、８（昭55）参照〕。この第３
の方法はアベンハウスと同様に狭帯域フイルタを
考察の対象とし、伝達関数の極の格子点密度がｚ
＝１の近辺で下がらないような構造を求めたもの
である。個々の場合について、いくつかの構成法
を提案しているが、自由度が大きいため汎用性と
いう面において問題がある。また係数感度を振幅
感度としてとらえているが、振幅感度は周波数の
関数になるため、どの周波数で感度を評価するか
不確定であると思われる。更に、一つの係数に対
して感度の最小化を行なつた後、他の係数につい
て感度が最小化されるように残つたパラメータを
決定しているために、伝達関数全体の感度の最小
化とは言えないなどの問題点があつた。 本発明は上記の諸問題点を悉く解決し、一つの
デイジタルフイルタの構成法で、すべての周波数
に対して等化特性が得られるようにしたものであ
り、以下その各実施例について第４図以下の図面
と共に説明する。 離散的デイジタル信号系列の振幅周波数等化の
ためのデイジタル等化器として用いるデイジタル
フイルタを実際に回路として実現する場合、現在
のLSI技術では特に乗算器の乗算語長が大きな問
題点である。従つて、乗算語長をいかに減少させ
得るかが回路装置の規模を小さくする上で重要な
意味をもつている。このため、本発明になるデイ
ジタルフイルタは、所定の乗算語長で低感度な係
数をもち、しかも得られる信号の品質を維持でき
るIIRデイジタルフイルタとし、またフイルタの
乗算回数は第１図Ａに示した直接形デイジタルフ
イルタで得られる５回を基本とし、その他は加減
算で処理する。 第４図は本発明になるIIRデイジタルフイルタ
の第１実施例のブロツク系統図を示す。同図中、
２，５，６，１３及び１４は夫々乗算器で、係数
a₀，α^₁，α^₂，−β^₁及びβ^₂と入力デイジタル信号
系
列との乗算を行なう。また３，４，１１及び１２
は夫々標本化時間Ｔの遅延時間を有する遅延回
路、７は加算器、１０は加減算器である。更に
８，９，１５及び１６は夫々シフトレジスタでシ
フトレジスタ８，１６は遅延回路４，１２の出力
信号を右方向へ１ビツトシフトし、シフトレジス
タ９は加算器７の出力信号を右方向へｉビツトシ
フトし、更にシフトレジスタ１５は乗算器２の出
力信号を１ビツト右方向へシフトし、いずれもそ
れらの出力信号は加減算器１０の加算入力端子に
印加される。なお、デイジタル信号のMSBが符
号ビツトのときは、ビツトシフトはMSB以外に
ついて行なわれることは勿論である。 本実施例のIIRデイジタルフイルタの動作説明
に先立ち、まずそのフイルタ構成方法につき説明
する。最初に本出願人が先に特願昭55−23672号
（特開昭56−120211号公報）にて提案したデイジ
タル等化器として用いるデイジタルフイルタの伝
達関数を(3)式で示し、その分母子の係数感度を一
致させることを考える。 Ｈ（z^-1）＝a₀１＋a₁z^-1＋a₂z^-2／１＋b₁z^-1＋b₂z^-
2(3) このため、(3)式のa₀は分離して扱うことにし、
入力離散的デイジタル信号系列はa₀なる係数が乗
算されてからデイジタルフイルタに印加されるよ
う構成する。すなわち、第４図に示す如く、入力
端子１に入来した離散的デイジタル信号系列x_oは
乗算器２により係数a₀と乗算される。これによ
り、(3)式は(4)、(5)式で表わされる。 Ｈ（z^-1）＝a₀H₁（z^-1） (4) H₁（z^-1）＝１＋a₁z^-1＋a₂z^-2／１＋b₁z^-1＋b₂z^-2(
5) この場合、離散的デイジタル信号系列の演算語
長の減少による信号品質の劣化が考えられるた
め、十分な演算語長を確保することが必要であ
る。通常、等化器は(3)式の伝達関数をもつ回路の
縦続接続で構成されており、各段への入力は第１
段目の語長の２倍程度で構成されているため、信
号品質劣化の問題はない。 特願昭55−23672号（特開昭56−120211号公報）
にて本出願人が提案したように、等化器の係数
a₁，a₂は次式で与えられる。 a₁＝−2Acosφ_z (6) a₂＝A² (7) ただし、Ａ＝e^-〓^cTcos〓、φ_z＝ω_cTsinθである。 ここで、α_c＝ω_cTcosθ α_s＝ω_cTsinθ (8) （ω_c：規格化角周波数、Ｔ：標
本化時間） とおき、(6)、(7)式のＡ、cosφ_zを級数に展開する
と Ａ＝１−α_c＋α_c ²／２〓−α_c ³／３〓＋…＋（−１
）ⁿ・ α_C ⁿ／ｎ〓 (9) cosφ_z＝１−α_s ²／２〓＋α_s ⁴／４〓＋…＋（−１）
ⁿ・ α_s ²ⁿ／（2n）〓 (10) ここで、Acosφ_zを得るために(9)、(10)式を用い、
３次以上を省略すると近似的に Acosφ_z＝（１−α_c＋α_c ²／２〓−α_c ³／３〓）（１
−α_s ²／２ １−α_c＋α_c ²／２−α_s ²／２ (11) となる。 次にω_cＴが十分小さいと仮定して(9)式〜(11)式
の３次以上の項を省略し、これらを用いて(6)式、
(7)式を書き改めると次式が得られる。 a₁−２＋2α_c−（α² _c−α² _s） a₂１−2α_c＋2α² _c (12) ここで、(12)式の定数項を取り除くため次式によ
り(12)式を置き換える。 α₁＝a₁＋２ α₂＝１−a₂ （13） (12)、（13）の両式から α₁＝2α_c−（α² _c−α_s ²） α₂＝2α_c−2α² _c （14） （14）式の値の内容によつて次の２つの場合を考
える。 第１の場合：α_c，α_sが十分小さい場合。（14）
式に2^i-1を乗ずると ただし、 ｜α^_1i｜，｜α^_2i｜＜１ ｜α₁｜，｜α₂｜０ （16） ｉ−１：有効ビツトシフト量 第２の場合：α_c，α_sが十分大きく１に近似して
いる場合。（14）式に2^-i-1を乗ずると、 すなわち、（16）式が成立するような条件の下で、
（15）式又は（17）式の操作を行なうと、α^_1i，α^_2i
は１に十分近い数字で表示できることがわかる。
結局、(6)式及び(7)式で表わされる係数a₁，a₂は、
（15）式又は（17）式の操作によつて常に大きな
値をとり得、フイルタの特性の前記_p，Ｑ，Ｌに
よらず、常に実質上格子点密度は密になるように
できるといえる。 次に、具体的に等化器に使うフイルタの係数を
設計する場合について考案する。（15）式、（17）
式を実際に応用する場合を考えると、2_i-1若しく
は2_-i-1のｉを具体的にどのような値にしたらよ
いかが問題になる。ｉは前記本出願人の提案にな
る特許出願の明細書中に示した_p，Ｑ，Ｌが与え
られると（13）式から求めることができる。 しかし、等化器として用いる係数を全てチエツ
クしていき、また実際に回路として制御するのは
大変なので、提案するアルゴリズムに従つての近
似的なｉの算出方法について説明する。以下アル
ゴリズムについて説明する。（15）式からα_c，α_s
は小さくなるに従つてα² _c ²及びα² _s ²は２乗で減少し
ていくので１次項に比べて無視できる。同様に
（17）式についても2^-iを乗算した結果を実際は使
うので無視することができる。 従つて、（14）式は近似的に次式で表わせる。 α₁2α_c α₂2α_c （18） (6)式及び(7)式を使つて基準となる角周波数ω_N
が与えられてｉが求められ、これをＫとした場合
を考えると、(8)式及び（13）式から となる。すなわち、_N，Ｑ，Ｌ共に基準となる等
化特性が一つ求められると、あとは一義的に求ま
ることがわかる。 次に、(5)式で示される等化特性の係数感度が高
い場合を考える。そこで、設計例として第２図の
_p＝20Hz、Ｑ＝３、Ｌ＝12Bの場合を考え、係数
a₁，a₂，b₁，b₂の語長を29ビツトとすると、これ
らの係数の10進数の換算値は次の如くなる。ただ
し、_s＝44.056kHzとする。 a₁＝−1.999043770134449 a₂＝0.997634269297123 b₁＝−1.999041527509689 b₂＝0.999049670994282 （20） 係数a₁，a₂，b₁，b₂は実際はデイジタル値で、
通常２の補数表示で表わされており、従つてa₁，
a₂については次の如くになる。 a₁＝10.000000000011111010101010111 a₂＝00.111111110110010011110101101 ここで、係数語長が長くなければ伝達関数の振
幅周波数特性が得られないという事実に着目する
と、実質的に係数a₁，a₂の情報を表わしているの
は、a₁については上記２つの補数表示の値の小数
点以下11桁目以下、a₂については小数点以下９桁
目以下の値である。そこで本発明では乗算すべき
係数a₁，a₂，b₁，b₂を整数部分と小数部分との和
又は差に分割するものであり、上記の例では a₁＝10.000000000011111010101010111 ＝10.000000000000000000000000000 ＋00.000000000011111010101010111 ＝−２＋α₁・2ⁱ・2^-i （21a） a₂＝１−α₂・2_i・2^-i （21b） となる。同様に b₁＝−２＋β₁・2^j・2^-j b₂＝１−β₂・2^j・2^-j （22） ここで、（21a）、（21b）及び（22）の各式を(5)式
に代入し、それを差分方程式に書き改めると次式
が得られる。 y_o＝x_o＋a₁・x_o-1＋a₂・x_o-2−b₁・y_o-1−b₂・
y_o-2＝α₁・X_o-1−α₂・x_o-2−β₁・y_o-1＋β₂・y_o-2
＋x_o−2x_o-1＋x_o-2＋2y_o-1−y_o-2＝2^-i（α^_1i・x_o-1
−α^_2i・x_o-2−β^_1i・2^i-1・y_o-1＋β^_2i・2^i-j×y_o-
2＋
y_o2 ＝2^-iy_o1＋y_o2 （23） ただし、（23）式中、α^_1i＝2ⁱ・α₁、α^_2i＝2ⁱ・
α₂、
β^_1i＝2^j・β₁、β^_2i＝2^jβ₂、y_o2＝x_o−2x_o-1＋x_o-2
＋
2y_o-1−y_o-2である。 （23）式からわかるように実際の乗算を行なう
のはy_o1だけであり、y_o2は遅延と加減算より求め
ることができ、2^-iはｉビツト右へシフトするこ
とにより実現することができる。またα^_1i，α^_2i，
β^_1i，β^_2iを係数とした場合、これらは小数α₁，α₂
，
β₁，β₂をｉビツト（ｉ＝ｊとする）左へシフトし
て得た値であり、29ビツトを実質上29−ｉ＋１ビ
ツトで表わすことができる。従つて、（21a）、
（21b）、（22）及び（23）の各式から係数語長を
みかけ上16ビツトとしてα^_1i，α^_2i，β^_1i，β^_2iを
係数
とすると、実質的には係数語長は16＋ｉ−１ビツ
トであることになる（ｉ−１が実際の有効ビツト
シフト量である）。 しかも、（23）式からわかるように、y_o1を求め
た後で、ｉビツト右方向へシフトしてy_o2を加算
すればよいので、信の有効語長は入力離散的デイ
ジタル信号系列の語長を16ビツトとすると、32＋
ｉ−１ビツト得られていることになる。以上のこ
とから、デイジタルフイルタの係数語長は特に第
３図に示す斜線部分Ｉの格子点密度が粗い所で実
質上無限語長で近似的に表現できるといえる。従
つて、等化器としてすべての周波数特性を低感度
の係数で等化することが可能である。しかも得ら
れた出力信号は乗算よる信号品質の劣化はない。
更に（23）式の2^-iはｉを負とするとｚ＝０の付
近の情報も十分係数に含ませることが可能であ
る。 第４図は（23）式で示された差分方程式（ただ
し、ｉ＝ｊ）に従つて構成された本発明の第１実
施例のIIRデイジタルフイルタのブロツク系統図
を示す。同図中、入力端子１に入来した時刻nT
の離散的デイジタル信号系列x_oは、乗算器２で係
数a₀を乗算された後、遅延回路３及びシフトレジ
スタ１５に夫々供給される。遅延回路３の出力デ
イジタル信号系列x_o-1は、乗算器５にて係数α＾_1i
と乗算された後加算器７に供給される一方、遅延
回路４及び乗算器６を夫々経て−α＾_2i・x_o-2とさ
れた後加算器７に供給される。また加減算器１０
の出力デイジタル信号系列は遅延回路１１及び１
２により夫々標本化時間Ｔだけ遅延されて出力端
子１７より出力されるが、その出力デイジタル信
号系列はy_o-2であり、遅延回路１１の出力デイジ
タル信号系列はy_o-1、遅延回路１２の出力デイジ
タル信号系列はy_o-2で表わされる。デイジタル信
号系列y_o-1は乗算器１３で係数−β^_1iと乗算され、
かつ、デイジタル信号系列y_o-2は乗算器１４で係
数β^_2iと乗算されて加算器７に供給される。これ
により、加算器７より（23）式のy_o1で示すデイ
ジタル信号系列が取り出され（ただし、ｉ＝ｊ）、
次段のシフトレジスタ９で右方向へｉビツトだけ
ビツトシフトされて加減算器１０の加算入力端子
に印加される。 加減算器１０はその減算入力端子に遅延回路３
及びシフトレジスタ１６の各出力信号が供給さ
れ、その加算入力端子にはシフトレジスタ８，
９，１５、遅延回路１１の各出力信号が供給さ
れ、これにより、（23）式の右辺で示されるデイ
ジタル信号系列を出力して遅延回路１１，１２を
夫々通して出力端子１７へ出力する。このよう
に、本実施例によれば、 2ⁱ｛₂ 〓^K=1 α^_Ki・（−１）^K-1・x_(o-K) −₂ 〓^K=1 β^_Ki・（−１）^K-1・2^i-j・y_(o-K)｝ なる式を満足する第１の演算出力信号を遅延回路
３，４，１１及び１２と乗算器５，６，１３及び
１４と加算器７とシフトレジスタ９とよりなる第
１の演算回路により生成し、また ₂ 〓^K=0 A_K・x_(o-K)−₂ 〓^K=1 B_K・y_(o-K) （ただし、A₀＝１、A₁＝−２、A₂＝１、B₁＝−
２、B₂＝１） なる式を満足する第２の演算出力信号をシフトレ
ジスタ８，９，１５，１６、加減算器１０により
算出し、これに上記第１の演算出力信号を加減算
器１０で加算する第２の演算回路によりB₀・y_o
（ただし、B₀＝１）なる（23）式左辺のデイジタ
ル信号系列y_oを出力する。なお、シフトレジスタ
１５，８，１６は夫々（23）式中x_o，x_o-2，y_o-2
で表わされるデイジタル信号系列を夫々右方向へ
１ビツトシフトしているが、これは前記した係数
a₁，a₂，b₁，b₂等が２の補数表示で最大値２のデ
イジタル値であり、従つて２で正規化した場合、
x_o，x_o-2，y_o-2の各係数１は２の1/2であるから
右へ１ビツトシフトする必要があるからである。
また、（23）式中の−2x_o-1及び2y_o-1は係数が２
又は−２であるから、x_o-1，y_o-1についてビツト
シフトは行なわれない。 第５図及び第６図は夫々（20）式及び（23）式
について、ビツトシフト量ｉをパラメータにして
変化させた等化特性を示す。ただし、等化特性の
設定値は中心周波数_pが20Hz、Ｑが３、_pにおけ
るレベルＬが12dBである。ただし、第５図は(3)
式に従つて構成されたデイジタルフイルタの場
合、第６図は(3)式中のa₀を分子に乗じた伝達関数
に従つて構成されたデイジタルフイルタの場合の
等化特性を夫々示す。また第５図中の曲線及び
第６図中の曲線は夫々係数語長が無限大の理想
的等化曲線を示す。 第７図はビツトシフト量と設計パラメータとの
関係を示す。同図に示す如く、単峰等化特性のピ
ークレベルＬが12dBで、そのＱが３、0.75又は
0.1875の場合は同図に夫々実線で示す如くにな
り、他方、Ｌが1dBでＱが３又は0.1875のときは
夫々同図に１点鎖線で示す如くになる。第７図に
示す如く周波数が２倍になるとビツトシフト量は
１ビツト少なくなる。 次に上記第１実施例と従来例と比較するに、乗
算器２，５，６，１３，１４が16×16ビツトで構
成されており、また入出力デイジタル信号系列を
32ビツト、係数語長を16ビツトであるものとする
と、第１実施例では乗算器２が32ビツトのデイジ
タル信号系列x_oと16ビツトの係数a₀との乗算を行
なつて32ビツトのデイジタル信号系列を出力する
から乗算回数は２回であり、他の乗算器５，６，
１３及び１４は夫々32ビツトの入力デイジタル信
号系列と16ビツトの係数α^_i1，−α^_2i，−β^_1i及び
β^_2iと
の乗算を行なうので乗算回数は各々２回であり、
よつて総乗算回数は10回である。また加算回数は
加算器７において８回、加減算器１０において７
回であるから計15回であり、更にシフト回数はシ
フトレジスタ８，１５，１６は１回で、シフトレ
ジスタ９は２回で合計５回でよい。これに対し
て、第１図Ａに示す従来の直接形のIIRデイジタ
ルフイルタでは、係数a₀，a₁，a₂，−b₁，−b₂が
夫々32ビツト、乗算器が16×16ビツト、入出力デ
イジタル信号系列x_o，y_oが夫々32ビツトであるか
ら、各乗算器は夫々４回の乗算回数が必要であ
り、よつて全部で20回の乗算回数が必要となる。
また加算回数は20回でよい。更に第１図Ｂに示す
従来の標準形のIIRデイジタルフイルタでは、16
×16ビツトの乗算器は夫々４回の乗算回数が必要
であり、よつて計24回の乗算回数が必要となり、
また２つの加算器は夫々12回ずつ加算を要する。
以上をまとめると次表に示す如くになり、本実施
例によれば、極めて少ない乗算回数、加算回数で
構成できることがわかる。ただし、表は(3)式の伝
達関数をもつ回路が縦続接続されており、信号品
質維持のため演算項は倍精度とする。

【表】 第８図は本実施例の振幅周波数特性（等化特
性）と理想的なそれとを対比して示す図である。
中心周波数５Hzで12dBのピークをＱが３となる
ような理想的な特性は同図にで示されるが、こ
れに対して本実施例の特性は同図にで示す如く
理想特性に近似した特性となる。また中心周波
数が20HzでＱが３、20Hzでのピークレベルが
12dBであるデイジタルフイルタを構成した場合
も、本実施例は第８図にに示す如く、理想特性
に近似した特性を示すことが確認された。 次に本発明の第２実施例につき説明するに、第
９図は本発明になるIIRデイジタルフイルタの第
２実施例のブロツク系統図を示す。同図中、第４
図と同一構成部分には同一番号を付し、その説明
を省略する。本実施例も第１実施例と同様に
（23）式で示される差分方程式で表わされるIIR
デイジタルフイルタであるが、乗算器２より取り
出された離散的デイジタル信号系列x_oを、まずシ
フトレジスタ１８によりｉビツト右へシフトする
点が第１実施例とは大きく異なる。すなわち、第
１実施例ではy_o1を求めた後でシフトレジスタ９
によりｉビツト右へシフトして（23）式中の
2^-i・y_o1を求めているが、本実施例ではx_oをシフ
トレジスタ１８により右へｉビツトシフトした後
で2^-i・y_o1を求めるようにしたものである。 第９図において、シフトレジスタ１８より取り
出されたデイジタル信号系列はシフトレジスタ２
５を経て加減算器２の加算入力端子及び遅延回路
３に夫々供給される。加減算器２１は上記のシフ
トレジスタ２５、遅延回路４の出力デイジタル信
号系列をｉ−１ビツト左へシフトするシフトレジ
スタ１９の各出力デイジタル信号系列がその加算
入力端子に供給されると共に、その出力デイジタ
ル信号系列がシフトレジスタ２２により右へｉビ
ツトシフトされた後遅延回路１１を経たデイジタ
ル信号系列がその加算入力端子に供給され、更に
遅延回路１２の出力デイジタル信号系列をｉ−１
ビツト左へシフトするシフトレジスタ２３と遅延
回路３の各出力デイジタル信号系列が減算入力端
子に供給され、それらの加減算を行なうことによ
り（23）式中のy_o2で表わされるデイジタル信号
系列を得る。 一方、加算器２０は（23）式中の2^-i・y_o1で表
わされるデイジタル信号系列を得て、それを加減
算器２１の加算入力端子に印加する。これによ
り、加減算器２１は2^-i・y_o1とy_o2の各デイジタル
信号系列の加算を行なつて（23）式で表わされる
デイジタル信号系列y_oを出力端子２４へ出力す
る。本実施例は入力段にシフトレジスタ１８があ
るので第１実施例よりも若干信号品質は劣化する
が、第１実施例と同様に一定の係数語長ですべて
の等化特性が得られ、また係数感度を低すること
ができることは第１実施例の説明から明らかであ
る。 なお、第４図及び第９図に示す各実施例におい
て、x_oが32ビツトの場合、図示は省略したが乗算
器２の出力段に16ビツトの係数a₀と乗算されて乗
算器２より取り出される48ビツトのデイジタル信
号系列を32ビツトにする打切り回路が設けられる
が、これを省略してもよい。 またIIRデイジタルフイルタは一般に _N 〓^K=0 b_K・y_(o-K)＝_M 〓^K=0 a_K・x_(o-K) （24） なる差分方程式に基づいて構成され、第１及び第
２実施例は（24）式中のＭ＝Ｎ＝２、a₀＝b₀＝１
の場合であるが、本発明はこれに限らず（24）式
を満足するすべてのIIRデイジタルフイルタに適
用することができるものである。 上述の如く、本発明になるIIRデイジタルフイ
ルタは、乗算係数に対して次式 a_K＝A_K＋α^_Ki・2^-i・（−１）^K-1 b_K＝B_K＋β^_Ki・2^-3・（−１）^K-1 （ただし、A_K、B_Kは整数；α^_Ki・2^-i、β^_Ki・2^-jは
小数；ｉ、ｊは一定値） を満足する係数α^_Ki，β^_Kiと前記入力離散的デイジ
タル信号系列x_o及びその遅延出力との乗算並びに
ビツトシフトを行ない、 2^-i｛_M 〓^K=0 α^_Ki・（−１）^K-1・x_(o-K) −_N 〓^K=0 β^_Ki・（−１）^K-1・2^i-j・y_(o-K)｝ で表わされる第１の演算出力信号を得る第１の演
算回路と、 前記入力離散的デイジタル信号系列x_oと前記第
１の演算回路の一部から取り出したデイジタル信
号系列を遅延及びビツトシフトして ｛_M 〓^K=0 A_K・x_(o-K)−_N 〓^K=0 B_K・y_(o-K)｝ で表わされる第２の演算出力信号を算出し、これ
を前記第１の演算回路の出力第１の演算出力信号
と加減算して離散的デイジタル信号系列B₀・y_o
を出力する第２演算回路とより構成したため、上
記乗算係数語長を実質上長くすることができ、従
つて一定の乗算係数語長ですべての周波数等化特
性を得ることができ、係数感度を低くすることが
でき、従つて出力の利得や特性の変動による誤差
を少なくでき、た乗算係数語長は従来に比し短か
くできるので乗算回数や加算回数を従来に比し大
幅に少なくでき、回路装置を簡略化することがで
き、更に乗算による信号品質劣化のない高品質の
デイジタル信号系列を出力することができる等の
数々の特長を有するものである。

【図面の簡単な説明】

第１図Ａ，Ｂは夫々従来の直接形、標準形デイ
ジタルフイルタの各例を示すブロツク系統図、第
２図は係数語長をパラメータにしたデイジタルフ
イルタの振幅周波数特性を示す図、第３図は係数
量子化によるｚ平面上の格子点を示す図、第４図
は本発明の第１実施例を示すブロツク系統図、第
５図及び第６図は夫々ビツトシフトによる周波数
特性の各例を示す図、第７図は本発明におけるビ
ツトシフト量と設計パラメータとの関係を示す
図、第８図は第４図示のフイルタの周波数特性を
理想特性と対比して示す図、第９図は本発明の第
２実施例を示すブロツク系統図である。 １……離散的デイジタル信号系列入力端子、
２，５，６，１３，１４……乗算器、３，４，１
１，１２……遅延回路、７，２０……加算器、
８，９，１５，１６，１８，１９，２２，２３，
２５……シフトレジスタ、１０，２１……加減算
器、１７，２４……離散的デイジタル信号系列出
力端子。

Claims (1)

1. 【特許請求の範囲】 １ 入力離散的デイジタル信号系列x_oに所定の周
   波数特性を付与して離散的デイジタル信号系列y_o
   を出力する、次式 _N 〓^K=0 b_K・y_(o-k)＝_M 〓^K=0 a_K・x_(o-k) （ただし、a_K，b_Kは乗算係数） なる差分方程式で表わされるIIRデイジタルフイ
   ルタにおいて、 上記乗算係数a_K，b_Kに対して次式 a_K＝A_K＋α^_Ki・2^-i・（−１）^K-1 b_K＝B_K＋β^_Ki・2^-j・（−１）^K-1 （ただし、A_K、B_Kは整数；α^_Ki・2^-i、β^_Ki・2^-jは
   小数；ｉ、ｊは一定値） を満足する係数α^_Ki，β^_Kiと前記入力離散的デイジ
   タル信号系列x_o及びその遅延出力との乗算並びに
   ビツトシフトを行ない、 2^-i｛_M 〓^K=1 α^_Ki・（−１）^K-1・x_(o-K) −_N 〓^K=1 β^_Ki・（−１）^K-1・2^i-j・y_(o-K)｝ で表わされる第１の演算出力信号を得る第１の演
   算回路と、 前記入力分離散的デイジタル信号系列x_oと該第
   １の演算回路の一部から取り出したデイジタル信
   号系列を遅延及びビツトシフトして ｛_M 〓^K=0 A_K・x_(o-K)−_N 〓^K=1 B_K・y_(o-K)｝ で表わされる第２の演算出力信号を算出し、これ
   を前記第１の演算回路の出力第１の演算出力信号
   と加減算して離散的デイジタル信号系列B₀・y_o
   を出力する第２の演算回路とより構成したことを
   特徴とするIIRデイジタルフイルタ。